如何通过电源去耦来保持电源进入集成电路（IC）的各点的低阻抗？

如何通过电源去耦来保持电源进入集成电路(IC)的各点的低阻抗?

诸如放大器和转换器等模拟集成电路具有至少两个或两个以上电源引脚。对于单电源器件，其中一个引脚通常连接到地。如ADC和DAC等混合信号器件可以具有模拟和数字电源电压以及I/O电压。像FPGA这样的数字IC还可以具有多个电源电压，例如内核电压、存储器电压和I/O电压。

不管电源引脚的数量如何，IC数据手册都详细说明了每路电源的允许范围，包括推荐工作范围和最大绝对值，而且为了保持正常工作和防止损坏，必须遵守这些限制。

然而，由于噪声或电源纹波导致的电源电压的微小变化—即便仍在推荐的工作范围内—也会导致器件性能下降。例如在放大器中，微小的电源变化会产生输入和输出电压的微小变化，如图1所示。

图1. 放大器的电源抑制显示输出电压对电源轨变化的灵敏度。

放大器对电源电压变化的灵敏度通常用电源抑制比(PSRR)来量化，其定义为电源电压变化与输出电压变化的比值。

图1显示了典型高性能放大器(OP1177)的PSR随频率以大约6dB/8倍频程(20dB/10倍频程)下降的情况。图中显示了采用正负电源两种情况下的曲线图。尽管PSRR在直流下是120dB，但较高频率下会迅速降低，此时电源线路上有越来越多的无用能量会直接耦合至输出。

如果放大器正在驱动负载，并且在电源轨上存在无用阻抗，则负载电流会调制电源轨，从而增加交流信号中的噪声和失真。

尽管数据手册中可能没有给出实际的PSRR，数据转换器和其他混合信号IC的性能也会随着电源上的噪声而降低。电源噪声也会以多种方式影响数字电路，包括降低逻辑电平噪声容限，由于时钟抖动而产生时序错误。