灿芯半导体运用Cadence数字设计实现和Signoff工具 提升了4个SoC设计项目的质量并缩短了上市时间

Cadence今天宣布灿芯半导体(Brite Semiconductor Corporation)运用Cadence® 数字设计实现和signoff工具，完成了4个28nm系统级芯片(SoC)的设计，相比于先前的设计工具，使其产品上市时间缩短了3周。通过使用Cadence设计工具，灿芯半导体的设计项目实现了提升20%的性能和节省10%的功耗。

灿芯半导体使用Cadence Encounter® 数字设计实现系统用于物理实现、Cadence Voltus™ IC电源完整性解决方案用于电源signoff和设计收敛。Encounter数字设计实现系统结合GigaOpt路径驱动优化和CCOpt并发时钟数据路径优化的方案,使灿芯半导体能同时实现提高性能和降低功耗。此外，Voltus IC电源完整性解决方案使灿芯半导体能在设计早期就可以验证设计功能是否符合预期，从而大大降低在设计后期遭遇失败的风险、最终缩短整个开发时间。

“在竞争白热化的移动设备市场中，用对工具很重要，使用正确的数字设计实现和signoff工具能让我们在竞争中保持领先。”灿芯半导体(Brite Semiconductor)首席营运官徐滔先生表示：“Cadence Encounter数字设计实现系统和Voltus IC电源完整性解决方案的出色效率能帮助我们达成目标，不仅使性能和功耗实现最优化，同时缩短10%的产品上市时间并强化了我们设计的可靠性。”

“Cadence的工具帮助灿芯半导体提升了他们的设计品质和工程效率，令他們按时完成了28nm SoC的设计。” Cadence设计与Signoff事业部资深副总裁Anirudh Devgan博士表示：“节省3周的设计时间代表灿芯半导体能够执行更多更创新设计项目，他们有能力让更多的设计项目更快上市。”