ISE® 12.3设计套件（赛灵思）

赛灵思公司（Xilinx, Inc.）宣布推出 ISE® 12.3设计套件，这标志着这个FPGA 行业领导者针对片上系统设计的互联功能模块， 开始推出满足AMBA® 4 AXI4 规范的IP核，以及用于提高生产力的 PlanAhead™ 设计和分析控制台，同时还推出了用于降低了Spartan®-6 FPGA 设计动态功耗的智能时钟门控技术。

赛灵思全球市场营销高级副总裁 Vin Ratford 指出：“作为我们支持即插即用型 FPGA 设计互连战略的一部分， 赛灵思第一个率先标准化AMBA 4规范。已经在 AMBA AXI3 和 AXI4 接口 IP 上进行巨大投资的 SoC 设计人员有充分的理由选用赛灵思可编程平台，而非其它 FPGA 和 ASIC 解决方案。AXI4 互连固有的灵活性使其能满足所有的性能和占位面积要求，同时也便于客户集成来自其他领域和IP 提供商的 IP。此外，它还能使 ASIC 设计人员方便地将已有的设计和 IP 移植到赛灵思的FPGA 上来。”

赛灵思AMBA 4 AXI4 规范的部署，意味着客户可以用统一的方法实现IP模块互连，同时还能通过对IP 的利用和复用更全面地使用设计资源，并简化所有 IP提供商之间的集成，进而支持即插即用的 FPGA 设计。就内核使用和集成工具而言，ISE 设计套件12.3 的推出， 增强了CORE Generator™ 工具，通过提供高度参数化的 IP以及赛灵思 Platform Studio 和 System Generator 工具，使设计人员能够迅速配置系统架构、总线和外设，从而显著加速设计进程。

ARM 处理器部门营销总监 Michael Dimelow 指出：“随着新设计方案复杂性的不断提升和规模的不断扩大，通信与互连成为衡量系统性能的关键。AMBA 标准的开放性，，为系统设计人员进行SoC 和FPGA设计 提供了丰富可用的IP选择，从而加快了产品的上市进程。”

Mercury Computer Systems 公司 Silicon IP 工程总监 Charlie Frazer 指出：“Mercury对于标准和行业杠杆作用的支持，使得我们选择符合 AXI4 标准的要求。因为该标准拥有广泛的生态系统支持、拥有产品尽快上市的优势，同时和赛灵思公司的产品发展蓝图相一致。”

此外，赛灵思采用的 AMBA 协议也为设计人员提供了成熟的 ASIC 验证方法和基于现有 AMBA协议的 IP，使设计人员能够轻松转型采用 FPGA 作为首选 SoC 平台。

Cadence 系统及SoC实现产品管理部门总监Michal Siwiński指出，“Cadence长期为SoC设计实现提供业界领先的 AMBA 验证解决方案，对于那些依赖于Cadence先进的IP验证以及企业级验证技术的SoC设计人员来说，我们和赛灵思合作对 AMBA 4 AXI4 规范提供的共同支持是一个好消息，他们可以通过FPGA进行原型设计或量产。我们与赛灵思的合作，意味着，设计人员在系统建模时能够使用任何工具套件获得总线功能模型，更容易验证他们的设计。”
 
扩展了 PlanAhead RTL的设计、开发及分析控制台
ISE 设计套件软件的 PlanAhead 设计工具现提供无缝“按钮操作”流程以及高级虚拟化和分析流程。此外，PlanAhead 工具的控制台还提供项目管理、综合、CORE Generator 集成、布局规划、布局布线、ChipScope Pro 工具集成以及比特流生成等。包括 AXI4协议 IP 核在内的整个赛灵思 IP 控制台中直接访问搜索。

Spartan-6 FPGA 智能时钟门控技术支持
2010 年 5 月首发的 ISE 12设计套件推出了FPGA 业界首款专门为降低时序翻转次数而开发的具有全自动分析和高精度（逻辑片）优化功能的智能时钟门控技术，而这也正是数字设计中降低动态功耗的关键因素。该技术可以使用一系列独特的算法检测每个 FPGA 逻辑片中哪些顺序组件在进行时序翻转时不会改变下游逻辑和互连，从而降低30% 的动态功耗。该软件生成的时钟使能逻辑可自动关闭逻辑片级不必要的翻转，从而积累所节约的电量，同时又不必关闭整个时钟网络。在 ISE 12.3设计套件版本中，智能时钟门控技术支持低成本 Spartan-6 FPGA 和高性能 Virtex®-6 FPGA 系列。

关于 AMBA 4 AXI4 协议
AXI4 协议由 AMBA 接口规范进行定义，该规范 15 年前由 ARM 推出，是片上通信实际的业界标准。2010 年 3 月推出的 AMBA 4 规范专为满足业界需求而精心设计，并得到业界领先的 35 家 OEM 厂商、EDA 以及包括赛灵思在内的半导体厂商的大力支持。AMBA 4规范定义了 AXI 互连协议扩展系列，其中包括 AXI4、AXI4-Lite 以及 AXI4-Stream 等。AXI4 协议定义了专为解决系统片上性能难题而精心开发的点到点 (P2P) 接口。其支持多个时钟域以及数据的放大与缩小。AXI4 规范还包括地址流水线、乱序完成以及多线程事务处理等特性。所有特性相结合后，比基于其它总线架构的系统性能更高。赛灵思的嵌入式平台目标参考设计转化为 AXI4 标准后，带宽比前代目标参考设计提高两倍，客户的利益也因此得到了体现。赛灵思连接功能与 DSP 平台目标参考设计转化为 AXI4 标准后，可在实现最大数据吞吐量的同时，略微提升资源利用率。