一种数字射频存储器的设计

时间：2009-08-01 02:31:02

关键字：存储器数字射频 BSP HZ

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[导读]引言现代电子战孕育了DRFM的诞生，数字射频存储器是一种对射频信号采样、存储、运算然后转发的电子部件。DRFM对样本信息保存下来后，根据需要加入调制信息；再通过高速DAC转发出去，实现对目标的有效干扰。随

引言
现代电子战孕育了DRFM的诞生，数字射频存储器是一种对射频信号采样、存储、运算然后转发的电子部件。DRFM对样本信息保存下来后，根据需要加入调制信息；再通过高速DAC转发出去，实现对目标的有效干扰。随着大规模集成电路、微波集成电路的高速发展，数据采集和波形产生的工作带宽已越来越宽，信号处理的速度也越来越快，这些都使得DRFM的成本大幅降低，而处理能力大大提高，从而得到了更为广泛的应用。

1 基本原理
接收系统将天线下来的射频信号经过放大、滤波、下变频为中频信号，高速数据采集在基带或中频完成模拟信号的数字量化，数据采集的采样率决定着DRFM的接收带宽。数字样本信号被存储在存储器中，在需要时可随时读取出来并加适当的处理，然后由高速数／模转换器转换为模拟信号，再经激励上变频变频到所需频段，释放有效干扰，其基本组成框图如图1所示。

2 硬件设计
考虑到所需设计的DRFM带宽宽，存储容量大，信号处理运算量大，整个DRFM分为高速数据采集、信号处理单元、干扰波形(高速D／A)3部分，且来分开设计。数据采集和信号处理单元的数据传输采用光纤传输方式，信号处理单元和干扰波形之间的通信采用TS101的LINK口传输方式。
2．1 高速数据采集的设计
高速数据采集完成对正交的基带I，Q基带信号进行模／数转换、存储，再以光纤传输方式将样本信息送给后续信号处理单元。模／数转换芯片是数据采集的核心器件，这里采用Atmel公司的ADC芯片AT84AD001，其为采样率1 GHz、分辨率为8 b的双路ADC，输入电平峰峰值500 mV，16路LVDS电平输出和FPGA接口。FPGA采用Altera公司的EP2S90F1020。它集成了数百对差分管脚和大量的普通I，Q脚，方便与ADC和片外SRAM接口。其片内丰富的PLL资源使得时钟的产生变得更加容易。片外大容量的片外存储器(GS864436)保证了样本的海量存储。GS864436是总线速度高达200 MHz的SRAM，每片容量为2 M×32 b。由于ADC的采样率为1 GHz，就单路I来降数据率为1 GHz×8 b，如此高的数据率显然难以直接和SRAM接口。数据将在FPGA被降速为125 MHz ×64 b后再送到SRAM中。因此实际应用中2片存储器拼接为64 b后用来存储I路数据，2片存储Q路数据。和信号处理单元接口的光纤采用Agilent公司的2．5Gb／s光模块。该光模块为双向光纤，一个通道发送数据，一个通道接收。其原理框图如图2所示。

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2．2 信号处理单元设计
    干扰算法的复杂性决定了信号处理总的运算量是巨大的。目前极少有独立的运算处理单元能够满足系统处理能力的要求，因此如何构建一个并行处理系统是解决大运算能力的一个必要需求，在并行处理技术中如何协调组织各个处理单元并行工作是设计的一个难点所在。
    信号处理单元包括6块TS板、1块光纤接口板、1块CPU板以及2块CPCI底板组成。光纤接口板负责接收数据采集送来的样本信号，再经过机箱的总线传把数据传输给各块DSP板，DSP板对样本作相关处理后，通过LINK口方式把产生的干扰信号送到D／A板。
    作为信号处理单元的核心部件DSP板，其选择应满足实时性，大存储，高数据带宽的基本要求，同时应具备易于多板卡互连的接口。因此考虑以TS101为DSP运算单元的通用信号处理板，该板卡主要性能如下：
    (1)单板处理能力。由4片内核时钟为300 MHz的TigerSHARC-TS101组成，总处理能力可提供7．2 GFLOPs浮点处理能力；外总线时钟为75 MHz。
    (2)系统接口及数据带宽。4片TS101之间紧耦合互连，构成一个处理簇，簇内总带宽2 GB／s；DSP簇对外提供8个Link用于板间互连，每通道125 MB／s，板间总带宽1 GB／s；CPCI标准总线，33／66 MHz、32／64 b PCI接口；支持2个ePMC背板，提供33／66 MHz，32／64 b PMC接口；32 b自定义总线，可以为后插板提供数据传输；定时同步总线，可以保证处理机内所有板卡的硬件同步和时钟同步。[!--empirenews.page--]
    (3)存储容量。每个TS101片内带有6 MbSRAM，4片TSl01共享SDRAM最高2 GB，另外有2～4 MB ZBTSRAM内存。信号处理单元系统结构如图3所示。

图4为频偏100MHz信号经过接收机变频、基带解调为I，Q信号，再经过数据采集量化、存储、光纤传输后。在光纤接口板上所测的各项性能指标。图中可以看到：A／D的SNR为37．2 dB，镜像抑制度为33．55 dB，A／D有效位数达6．12 b。上述指标证明了接收机及高速数据采集设计的正确性。

2．3 干扰波形(高速DAC)设计
干扰波形通过LINK口接收信号处理DSP板卡发送过来的基带I，Q数据．并用片外SRAM对数[!--empirenews.page--]

3 SAR干扰信号的产生
鉴于该项目的主要试验对象为机载SAR，就SAR干扰信号的产生过程作简单介绍。SAR回波的数学模型如下：

    式中：σ(r，x)为目标二维反射特性；Wr(r)为SAR发射信号距离向天线方向图；h1(r，x)为方位响应函数，其为距离r和方位x的二维函数；h2(r，x)为距离响应函数，其为距离r的一维函数，与方位x无关。
    可见，SAR回波信号可表示为目标散射特性σ(r，x)乘以距离向天线方向图Wr(r)；再相继与两个脉冲响应函数h1(r，x)和h2(r，x)的卷积。这就是SAR模拟回波产生的二维卷积算法。二维卷积算法可用于欺骗干扰信号的产生，这时还需要根据SAR平台运动参数、平台与干扰站的相对位置进行必要的多普勒补偿。
    二维卷积法具体实现算法如下：
    假设干扰信号是场景分布函数σ(t，tm)，其中t是距离向快时间；tm是方位向慢时间。距离走动量△R(tm)为：

    式中：λ为信号波长；fad为多普勒中心频率。
    距离向的参考函数可以表示为：

    式中：调频斜率kr=B／Tp；B为距离向信号的带宽；Tp为距离向信号时宽。
    距离向欺骗干扰的实现是对距离向信号进行卷积处理，即：

式中：far为多普勒调频斜率。[!--empirenews.page--]
由于有斜视角引起多普勒中心不为零，对方位时域数据作相位补偿，补偿的相位函数是：

方位向欺骗干扰的实现是对方位向信号进行卷积处理，即：

经过二维卷积处理之后，可获得对应场景的干扰信号s′(t，tm)。

4 硬件设计注意事项
    整个DRFM模块工作的频率很高，设计时应该严格按照高速电路的设计原则处理每一个细节。
4．1 时钟的设计
    时钟电路设计的好坏直接影响高速电路的工作性能。为了防止高速时钟受到外界干扰或向外辐射干扰，需要把时钟的电源和地与其他的电源、地分开。差分信号可以有效的防止干扰，把送入的时钟转换为差分的LVDS或ECL等电平后再使用，可以有效提高时钟质量。板上送到不同地方而又有相位要求的两个时钟，例如送到两路ADC的时钟，走线要等长，并控制好阻抗。
4．2 电源和地的噪声
    在高速电路中30％以上的噪声来自电源和地。对于一个印制板，电源、地和过孔构成了整个电源分布系统。板上的大量器件同时开关时需要较大的瞬时电流，这将会带来电源和地的波动，从而引入干扰。去耦是解决电源地噪声的有效方法，把合适的电容放置在器件的管腿附近进行滤波，可以提高电源稳定性。如果板上空间允许，可以放置尽量多的电容。该系统中的高速数据采集和光纤接口板采用光纤传输方式，光纤传输速率高，对电源比较敏感，需单独用稳压块提供供电，和其他3．3 V电分开。
4．3 信号的走线
    关键信号尽量走在顶层或底层，这样容易控制阻抗并且可以避免过孔影响信号完整性。需要时用地线包住信号线，屏蔽干扰。过孔之间避免太近，容易引起互扰。尽量使同一层面信号线网的参考层面为地层，切勿以主要层面为电源层。

5 结语
主要介绍了DRFM的硬件实现。其高速数据采集和宽带波形产生保证了系统的大瞬时带宽，6块并行DSP处理板使得系统具有极强的信息处理能力，便于相干干扰、噪声压制干扰等不同干扰样式的产生。大的存储容量使得系统可以保存脉宽很宽的样本信息。鉴于该DRFM由三部分组成，体积较大，数据中间传输过程较多。以后设计应该考虑模块化，小型化，方便调试。该设计已成功运用在某型号产品上，事实证明了其可靠性和稳定性。