宽带数字接收机的研究及实现

1 引言
    软件无线电是一种基于高速、高精度A／D转换器与高速FPGA／DSP器件，并以软件为核心的崭新体系结构。受A/D转换器制约，直接采样处理射频信号有一定难度，因此目前普遍采用中频数字化方案：射频信号首先进入接收天线，然后送入射频前端处理。这种结构与常规的超外差电台的接收机类似．射频前端的主要功能是将射频信号下变频为适合A／D转换器采样的带宽及中心频率适中的中频信号，这样大大减轻后续的 A／D转换器采样以及信号处理负担。中频信号经带通采样后，再通过FPGA中的DDC以及数字信道化，进一步降低信号处理速率。使得后续数字信号处理更容易。

2 系统实现
2．1 前端高速采样模块
    ADC08D1000是双通道低功耗8 bit A/D转换器，单通道最高采样频率达1．3 GHz，全功率带宽1．7 GHz，1．9 V电源供电．每个通道差分输入。其模拟输入包括采样时钟以及2路采样信号，由于均为差分输入，所以要通过变压器对单端输入的信号进行转换。由于该A/D转换器的输入阻抗为100 Ω，所以差分输出端接100 Ω电阻，将输出阻抗转为50 Ω差分阻抗。A/D转换器模拟输入电路如图1所示。由于A/D转换器为差分输出，其100 Ω匹配电阻应尽量靠近FPGA引脚放置。

2．2 FPGA的信号处理单元
    FPGA选择Altera公司的StratixII系列器件，该系列FPGA特点：采用“自适应逻辑模块”(ALM)构架优化FPGA的性能及资源利用率；高速DSP模块(最高达370 MHz)，实现专门的乘法、乘加运算及有限脉冲响应(FIR)滤波器；最多有16个全局时钟，支持动态时钟管理以降低用户模式时的功耗；最多有12个锁相环(PLL)。根据该设计的数据处理要求，以及估算处理所需的资源，选用EP2S90F1020C3型FPGA。
2．3 系统原理框图
    A／D转换器的采样速度为600 MHz，A/D转换器内部通过DMUX输出300 MHz奇偶两路送至FPGA，FPGA内部通过LVDS模块转换为单端信号，然后进行数字下变频(DDC)处理。需注意，A／D采样得到的数字信号为偏移二进制类型，需转换为补码形式，以便后续处理。[!--empirenews.page--]
    DDC后得到的基带信号进入信道化滤波器组完成信道化处理，可得到32路子带信号，此时每个子带信号的速率降为300～32 MHz，从而大大减轻后续信号处理负担。图2是FPGA内部处理模块框图。

2．3．1 数字下变频DDC
    A／D转换器的输出信号为LVDS形式，进入FPGA后需转换为单端信号。采用 Altera公司提供的模块完成信号转换。由于A／D转换器采用偏移二进制，需转换为补码形式。数字下变频是将高速率信号变成低速率基带信号，以便进一步作信号处理。典型的数字下变频采用乘法器和NCO实现，其缺点：A／D转换器需在高频下采样数字化；当采样速率很高时，后续数字低通滤波则成为瓶颈，特别是当滤波器阶数很高时：低通滤波后抽取，这意味着有很多经下变频和低通滤波后的数据都未被利用，浪费大量运算结果，运算效率低。因此，这里提出一种基于多相结构的高效宽带数字下变频结构，如图3正交变换的多相滤波实现图3所示。

    具体实现：2倍抽取在A／D转换器内部通过DMUX完成，然后由符号转换将输人信号正负交替输出，利用加法器实现，加减可控制。
    需输出原数据时，加减控制设为加法；需输出反相数据时，则设为减法，输出数据为零减去原数据。FPGA实现如图4所示。

2．3．2 多相信道化滤波器组
    经下变频得到I，O两路信号，为得到较高的频率分辨率，采用信道化法。该方法的基本原理是将输入的全带信号进行频带分割，即把接收到的信号频段分解成若干个不同频段(又称子频段或子信道)，然后分别处理各子段。为得到更高的频率分辨率，各子频段可分别再进行第2次分割、第3次分割，直到满足频率分辨率的要求。由于该设计的接收机工作在中频，因此只需1次分割即可。
    假设侦察系统接收的中频带宽为300 MHz，A/D转换器采样速率为600 MHz，带通采样，无模糊带宽为300 MHz，周期延拓后，中频带宽(300 MHz)落在其中的一个周期内，因此不会产生频率混叠现象。无模糊带宽(300 MHz)分为32个信道，输入分为实部和虚部。各信道带宽是9．375 MHz(300／32)。该系统设计采用基于DFT多相滤波器组的信道化滤波器技术，实现数字信道化滤波器。由于采用预先抽取方式，降低滤波运算的运算量。而IDFT可利用FFT实现。因此系统的数据率降低，实时性能很高。[!--empirenews.page--]
    该信道化设计采用多相滤波器算法，该算法比低通滤波器组的算法更高效，且硬件实现简单。其主要的运算是复滤波、复乘法和复IDFT运算。设接收机的信道数 N=32，低通原型滤波器阶数M=256(考虑到正交下变频单元已滤波，等价于多相滤波器为8阶)，则所需乘法数：P=N+2M+Mlog2(M)=2 592。如果采用普通的低通滤波器组方式，则所需乘法次数：P=N(M+1)=8 224。可见，多相滤波器算法比低通滤波器组的算法更高效。其次，DFT采用FFT实现，FFT运算的核心是蝶形运算，由复数乘法和加法组成，可以利用 Quartus提供的IP核很方便实现。多相滤波模块的FPGA实现如图5所示。由于累乘累加后数据产生冗余位，可能导致后级运算溢出，因此需在中间过程数据截位，保证适当有效数据位。

3 模块测试
    当输入为线性调频信号，f0=950 MHz，带宽B=30MHz，输入信号及频谱特征如图6所示。通过Matlab产生测试所需的线性调频信号，并保存为．dat文件，通过 testbench编写、读出．dat文件的数据作为模块的仿真激励。模块输出通过testbench写文件的方式输出，再通过Matlab绘图。信道输出如图7，输出信号的能量主要集中在11～13信道，频域输出幅值约为-3 dB，而其他通道输出都在-40 dB以下。因此，确定门限后，可输出这些通道的信号。

    图7左列横坐标为时域采样点数，右列为频域归一化频率，频谱范围为-150～150 MHz。可以看出，线性调频信号经接收机后，从各通道的输出在时域上是顺序的。依据此特征．在后续模块中可判断出输入信号是线性调频信号。可见，这种基于多相滤波器组的数字信道化算法，对于高速采样的信号具有降速和下变频的作用，输入信号落在覆盖频带内，只输出有效信号通道并进一步处理，处理带宽大大减小，因此后续处理速度降低。

4 结束语
    提出基于FPGA的一种宽带数字接收机的设计及实现方法，通过信道化的方法提出有用信号通道，输出的有效带宽大大减小，降低了后续信号处理的速度，因此节省了硬件资源并可获得更好的频域分辨率。模块仿真测试结果表明宽带数字接收机在FPGA上实现的可行性以及实用性。