串行RapidIO提升模块化基站设计
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事实上，客户认为基站价格每年必须下降 80%。为了尽可能具成本效益地提供高带宽要求的服务，服务提供商也要求吞吐量有显著的增加——保证 10 Gbps。这就产生了一个，如何解决降低成本和提高性能这一明显矛盾的问题？
将来，模块化必将降低制造成本和设备升级成本，以满足更严格的要求。然而，随着符合标准的特定应用系统元件（ASSC）的部署，模块化也可以满足显著增长的系统性能需求。结果如何呢？更高的吞吐量可以增加任何给定时隙的服务容量，从而可以降低服务的单位成本。
那么，我们怎样实现模块化呢？利用更低成本的标准元件来代替相对昂贵的基于蜂窝和 FPGA 的 ASIC 器件来实现该目标尚有很长一段路。但是，如果这些标准元件在没有采用定制设计接口的条件下进行互操作，就需要标准接口。定制设计接口是标准元件有效使用的天敌，并可阻碍制造商最大限度地利用模块化的能力。
串行 RapidIO 是为解决嵌入式系统中此问题而设计的一种开放标准接口。在实现板上
本文将介绍在模块化 3G 基站设计中，两种串行 RapidIO ASSC 的使用如何将性能提高 20%，以及根据基站设计师的说法，与其它解决方案相比如何降低 50% ~ 75% 的材料成本（BOM）。特别是，我们描述了一个标准的 ASSC——10 Gbps 串行缓冲器，它可消除基站严重的吞吐量瓶颈 —— 帧样本比较瓶颈；同时还讨论了怎样用另一个标准 ASSC，即预处理交换器，通过减轻数字信号处理器（DSP）负载来提高系统性能。
帧样本比较瓶颈
今天的无线基站必须多次处理同一套数据来解码不同的信息。例如在 3G 系统中同样的硬件模块（DSP 或码片率处理 ASIC）需要获得 10 ms的样本帧数据来首先执行随机存取通道（RACH）解码，然后执行数据通道（DCH），而同样的数据都要被集群中所有的 DSP 访问。
然而，射频（RF）环境的干扰会导致数据的失真、破坏以及数据包的丢失。为此，基站必须对数据进行时域比较，以提高实时处理算法程序的效率，来弥补这些错误和损失，基站需要对以前的帧样本（n-1）和当前的帧样本（n）进行对比。但是，在 3G 基站等较高数据吞吐量的系统中，样本都是相当大的，并且系统吞吐量会因执行如此大的样本比较而受到限制。
帧样本比较问题通常消耗宝贵的系统资源来实现所需的速度，并且限制基站系统以具竞争力的价格支持增值服务的能力。3G、4G 及以上的下一代无线基础设施需要 10 Gbps的基站数据处理速度，以使传送到独立终端的传输数目最多。
可行但又不太理想的几种办法
有限的本地存储能力是瓶颈。基本上，DSP 本地存储器没有足够的容量在一个操作中执行这种比较。解决这个问题的一种方法是将大数据样本分成若干片段进行单独处理，然后再将这些结果整合起来。不过，这会影响基带的吞吐量并降低性能。无论如何，这些本地存储器应该专门用于高速缓存和程序代码。如果将它们用于另外的用途将导致需要更多板上其它地方的存储器，同时还会产生器件和空间成本以及存储器管理等问题。当然，基站制造商可以通过增加 DSP 的数量或提高速度来部分地弥补性能的下降。但是，这种增量的方法并不能解决根本问题 —— 存储大量数据样本并迅速将它们传递给 DSP 进行处理。
由于存储容量是我们面临的一个挑战，我们可以在板上增加一个本地存储器作为缓冲器来馈入其它本地存储器。这将使存储管理变得复杂，只不过是减轻瓶颈问题的权宜之计，而不能解决这个问题。
另一种选择是，我们可以使用复制的并行存储器。然而，这将使器件和板卡空间非常昂贵，并会显著增加 BOM。此外，由于吞吐量需求增加，电路板需要进行重新设计以容纳更大的存储器。因此，这种方案不易于进行扩展。 [!--empirenews.page--]
还有一种方法是采用 FPGA 连接基带交换器将数据存储在共享系统存储器中，这是一种具有高设计成本、更高风险和更高 BOM的定制设计。此外，定制器件采用具有标准接口规范的标准器件会破坏模块的主要启动程序。解决这个问题的基本架构方法就是使数据并行。但是，这将显著增加器件的输入和输出量。此外，它明显需要占据更多的电路板面积，并可能潜在地减少给定电路板所支持的通道数量。最终结果是将大幅增加 BOM 和服务交付单位成本。
最后，所有这些纯存储解决方案并没有引入智能的系统数据处理。因此，定制电路必须可以发现丢失的数据包，同时用虚拟信息包来填补空隙，从而保持信息包同步性。集成了所需智能的标准样本比较解决方案就可一举两得。
适当的解决方案
基于对上面一些方案的评估分析，我们列举出一个最佳解决方案应该具备的性能如下：
● 解决方案必须包括一个有足够能力存储大量数据样本的存储器。
● 为了“未来验证”该设计，存储器必须可以扩展。
● 存储器和DSP集群之间必须是串行接口，以使I/O数量最少。
● 存储器的串行接口必须足够快，可以10 Gbps 板卡级吞吐量馈入 DSP。
● 串行接口必须满足DSP厂商采用的行业标准规范。
● 器件必须采用智能数据处理，以消除对必须是定制设计的专用器件的需求。
● 器件必须消除任何和全部定制方法 —— 必须是标准的特定应用系统元件。
换句话说，该解决方案是一种具有内置智
由串行RapidIO激活的串行缓冲器的容量为18MB，并可通过可选的四倍数据速率（QDR）方法扩展至 90MB，有助于以10 Gbps 速率实现大型、连续帧样本的实时比较。
10 Gbps性能和高存储容量可保证DSP在基站应用中以大约15ms的数据在一次执行中实时进行全帧计算。这种器件仅需要16个 I/O 引脚，不仅可使I/O数量最少，还可实现与 FPGA 的直接连接。
该串行缓冲器包含智能监控和可以自动识别和补偿丢失数据包以维持数据同步的控制电路。此外，它还可以作为一个主节点，确定何时向何处发送数据，并开始数据传输而无需 DSP 其它帮助。
提升数字处理吞吐量
解决了样本比较问题，我们可以看看另一个使用串行 RapidIO ASSC 的方面，即处理性能本身。当然，增加 DSP 的数量和/或性能都会增加系统吞吐量。但是，通过使 DSP 的负载处于最佳状态就可以简单地增加吞吐量。这就是预处理交换芯片的作用。
预处理交换芯片位于 RF 背板和 DSP之间，在数据到达 DSP 之前进行拦截。交换芯片有助于对有效负载数据进行信息包处理，并在 DSP 执行无线运算之前对有效负载进行优化。该器件可以在交换信息包的同时预处理数据。然后输出信息包会以组播方式传送至 DSP 集群。这种预处理器件不仅可提供预处理功能，而且还可以根据带宽、流量和调用数据实现 DSP 配置的软件确定“随时可编程”的修改。因此，这种交换芯片使系统可动态地调整、开始和关闭路径，以满足带宽变化的需要。与以往的无线基站架构不同，这种预处理芯片提供了在未来能够很好利用的内在扩展性。
这种交换芯片可以进行定制，以适用于基于蜂窝的芯片或 FPGA。然而，该应用是采用标准接口规范的标准器件的理想选择。大量的 ASSC 测试表明：它可将 DSP 负载减少 20%，从而有效地提高 DSP 的能力。此外，取代老式结构的 FPGA 和双端口存储器可以降低成本和设计的复杂性。
开发具有串行缓冲器和预处理交换芯片的基站
基站设计者表示，与其它解决方案相比，串行缓冲器和预处理交换芯片的组合不仅使 DSP 的负载降低了 20%，而且可使材料成本下降 50% ~ 75%。采用两个器件组合的基站电路板请参考图1。
显然，成功设计的先决条件是这两个 ASSC 组合与 DSP 进行无缝互操作。为了实现这样的操作，基站设计者可使用一个由主要元件厂商共同开发的开发平台。根据这样的平台就可着手进行软件编程和实现早期原型，从而加速上市时间。该开发平台包括 4 个交换连接的超高性能 DSP、预处理交换芯片，以及支持其它包括串行缓冲器的串行 RapidIO 端点的子卡扩展端口。同时也包括加速安装、初始化和现场案例执行所需的所有软件。该平台有 3 个千兆以太网背板、1个线路 I/O；每个 DSP 有多达 128 MB的 DRAM DDR2；闪存（串行高速）和 I2C；系统主引导 JTAG、MMC；用于其它应用的 IPMI MMC控制；以及 1 个独立操作的局部功率选择。
总结
模块化设计需要使用具有标准接口的标准元件。串行缓冲器可以解决帧样本比较问题，预处理交换芯片可以解决吞吐量密集的数据处理和交换问题。采用串行 RapidIO 的组合可为用户提供完整的处理和存储解决方案，帮助其具成本效益地向终端客户提供先进的 DSP 密集无线服务，如视频、语音和数据。此外，它还可解决无线基础设施中日益增长的吞吐量局限性问题；与其它解决方案相比，可将 DSP 负载减少 20%，降低材料成本 50% ~ 75%。
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