数字悬浮控制系统中的降噪方法及FPGA实现

摘要： 为抑制电磁噪声对悬浮控制系统的影响，介绍了一种通过避开噪声持续时间进行a/d采样的方法，详细讨论了该方法的原理与实现。实践表明，它能有效地防止噪声引入控制系统，提高系统的性能 　　关键词： 悬浮控制 降噪 a/d采样 fpga 　　在磁浮列车的工程实践中，电磁噪声的存在明显降低了悬浮控制系统的性能，导致列车转向架振动，同时电磁铁因为电流变化迅速会产生很大的噪声，因而必须采取措施减小噪声的影响。但是，一般的滤波器设计并不能很好地解决问题。本文在分析传感器信号中噪声特性的基础上，提出了通过避开主要噪声持续时间进行a/d采样的方法。实验证明了该方法的有效性和实用性。

1 系统组成 　　悬浮控制系统由dsp、fpga、a/d转换器、传感器、功率斩波器和电磁铁等单元组成。控制的目的是保持电磁铁与轨道之间的距离恒定，为磁浮列车提供稳定的支撑。系统结构见图1。其中a/d转换器采用maxim公司的max125，它是一种带同步锁存的14位4输入a/d转换芯片，4路同时工作时最高采亲友速率为76ksps，用于采样传感器的输出信号。dsp采用adi公司的adsp2181，用于控制算法的计算。fpga采用altera公司的epf6016，用于产生pwm波和实现一些辅助功能。传感器包括间隙传感器和电流传感器。功能驱动彩igbt组成的半h桥网络，如图2所示。功率管t1、t2由pwm波形驱动。pwm波为高电平时导通，低电平时关断，功率管关断时通过功率二极管d1、d2续流。图中的a是吸引网络，防止反冲电压过高损坏器件。该电路的特点是：当一个周期内t1、t2导通时间小于50%时，电磁铁上电流为0。 2 降噪算法原理 　　在悬浮控制系统中，噪声具有其自身的显著特片。观察间隙、电流等传感器的输出信号可以看到，除了幅值不大的白噪声外，主要是与斩波器pwm频率相关的脉冲噪声。图3是试验中示波器测量到的波形，其中2通道显示的fpga输出的pwm驱动波形，1通道显示的是间隙传感器的输出波形。从该图可以看出二者之间的对应关系：传感器输出信号上的噪声在每个pwm周期内出现两次，分别在pwm电平翻转（低-高，高-低）1μs之后开始出现，时间大约持续3μs. 　　该噪声是由功率管开关动作引起的，幅值很大是影响悬浮性能的主要噪声。它并不是白噪声，在时域上它是具有很大能量和一定宽度的脉冲，一旦被采样到，就会对控制性能产生较大影响，甚至会导致系统失控；在频域上，它的频谱分布在从低频到高频的较大范围内，一般的滤波方法对其无能为力。 　　通常采用多次采样取中间值的办法来消除强噪声的影响。这种方法在克服噪声方面是有效的，但存在两个缺点：（1）信号采集所需时间长，影响总的计算时间；（2）得出的信号序列不是等间隔的，无法对信号进行差分运算。这些缺点直接影响了控制器的设计，因而必须寻找新的解决途径。 　　如前所述，悬浮控制系统中强噪声出现的时刻与pwm波驱动信号密切相关。下面分析fpga中pwm波的产生机理。fpga中设置了两个计数器，计数器1（tm1）产生固定频率的脉冲，即pwm波的频率，系统中是20khz;计数器2（tm2）的计数值由dsp写入，对应pwm波的高电平宽度，即控制量。参照图4，当tm1计满时会同时触发下列动作：（1）pwm波的输出翻转为高电平，驱动igbt；（2）启动tm1从0开始计数；（3）启动tm2从0开始计数。而当tm2计满后，会触发pwm波的输出翻转为低电平，关断igbt。

　　从图4中可以看出两点：（2）对应tm1的计满脉冲p11、p12...的噪声是周期性的，且与pwm周期相同；（2）对应tm2的计满脉冲p21、p22...的噪声也是每个pwm周期出现一次，但由于tm2每次计数的值不同，噪声不是周期性的。 基于以上分析，本文提出了如下a/d要样算法： (1)在每个pwm周期内对信号进行一次a/d采样。 (2)在fpga内设置第三个计数器tm3。 (3)当tm1的计满脉冲到来时，启动tm3从0开始计数。 (4)tm3的计数值设为5μs，用它的计满脉冲去启动a/d转换。 (5)a/d芯片完成转换后，通过中断通知dsp读取数据。 该算法的优点是： 　　(1)每个pwm周期