在不就的未来，嵌入式 FPGA 编程只需简单一步即可完成

我们都知道，FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。嵌入式 FPGA 将不再是梦想。根据 Achronix，未来，芯片设计者只要简单地将线对线互连加进其 SoC 设计即可。

Achronix Semiconductor 营销副总裁 Steve Mensor 表示，这款被称为 Speedcore 的嵌入式 FPGA (eFPGA) IP 产品目前已经就绪且正出货中。尽管并未透露出货数字以及客户名称，该公司表示这款产品现在已经提供给客户使用了。

Speedcore 象征着该公司首次进军 IP 业务。Achronix 自 2013 年以来一直在生产其旗舰级 FPGA 产品——Speedster 22i。因此，对于 Achronix 来说，这是一条漫长的道路，因为该公司在 4 年以前才首次宣布开发 eFPGA IP 的计划。

尽管如此，Achronix 在此看到了一线曙光，预计今年可望首次盈利，营收上看 1,200 万美元。根据 Mensor 表示，该公司预计其销售额将在 2017 年成长超过 4,000 万美元，进一步使 eFPGA IP 业务成为带动 Achronix 成长的“重要驱动力”。

设计工具

Speedcore 采用与 Achronix Speedster 22i FPGA 相同的高性能架构。专为运算和网络加速应用而设计的 Speedcore eFPGA IP 将整合至其他公司的 ASIC，应用于数据中心、无线基础设施和网络设备。

Mensor 认为，eFPGA 的最大优势在于其设计工具。多年来，Achronix 了解到客户需要更好的设计工具，为其带来优质的结果、简单易用性以及第三方整合，而这些特点都是“Achronix CAD 环境”(ACE)所能提供的一部份。

为了成为系统的一部份，eFPGA IP 必须具备易于整合于 SoC 的功能设计。Achronix 提供了可让客户直接整合于其 SoC 的 GDS II 版 Speedcore IP，以及可让客户用于设计、验证与编程 Speedcore eFPGA 功能的 ACE 工具客制版。

CPU 投片?

整个电子产业都知道 FPGA 极其热门。只要看看微软(Microsoft)的 Project Catapult 就知道了。

微软解释，这项计划是专为“加速微软在网络、安全、云端服务和人工智能(AI)等方面的超级运算基础”而打造的，并作为其于“后 CPU”(post-CPU)的各种技术——包括 GPU、FPGA 与 ASIC 的最大睹注。

微软这项 Project Catapult 的关键就在于 Altera Stratix V D5 FPGA。Mensor 强调，整个电子产业普遍存在的看法是，微软的计划促成了英特尔(Intel)决定收购 Altera。

藉由 AlphaGo，Googler 的客制 Tensor 处理器单元也激励了许多工程师，促使他们开始考虑从 ASIC 到 GPU 和 DSP 的一切。Mensor 解释说，他们正在寻找能够更有效率处理“加速非结构性搜寻、机器学习与人工智能”的技术。

Achronix 在其中看到了机会。

FPGA 应用领域以及成长阶段

FPGA 从 1990 年代中期作为“胶合芯片”(glue chip)开始流行于市场上，如今正重新定义其价值，成为 CPU 的协同处理器。在这个角色上，FPGA 可加速加密 / 解密、压缩 / 解压缩，或甚至是预处理资料封包，以便只让有关的共享资料可被传送与进行处理。

当进行非结构化搜寻时，FPGA 的平行环境经证实是十分有效的。例如，相较于专为划分功能成为较小部份以及依顺序作业而设计的 CPU 而言，FPGA 能以平行方式，在单一频率周期完成整个任务。

当无线基础设施必须涵盖多个地理区时，FPGA 是可编程数位前端和地理区客制化的一张备用王牌。

在芯片之间布线

尽管在 SoC 中嵌入 FPGA 总能为设计者带来不错的设计想法，但对于 FPGA 供应商而言，要实现这个愿望并不容易。

“在不同芯片之间布线是非常困难的，”Mensor 说。成功整合 eFPGA IP 的关键在于尽可能降低延迟并提高吞吐量。该公司强调，Achronix 最先提供了具有嵌入式系统级 IP 的高密度 FPGA。

对于“希望将 ASIC 设计的所有效率以及 eFPGA 可编程硬件加速器的灵活性结合于同一芯片”的公司，Achronix 为其提供相同的 eFPGA 技术。

而对于 IP 供货商而言，整合极具挑战之处在于客户对于特定应用所要求的优化芯片尺寸、功耗与资源分配总有不同的想法与方法。他们还自行定义了查找表数目、嵌入式内存模块女以及 DSP 模块的数量。

但问题并不一定是客户的不同建置方式，而是他们经常使用不同的方法进行芯片测试与验证。Mensor 解释，客户并不知道 IP 供货商的工具如何与其搭配作业。例如，“我们经常听到客户问：‘如何才能用你们的 IP 关闭计时功能?’”

虽然 Achronix 并未为客户整合其 IP，其业务取决于所提供的工具是否足以让客户快速完成设计

Achronix NT31P1 Achronix 也向外收购了一些第三方 IP，包括接口协议、可编程 IO、SerDes 和 PLL 等。那么在开发 FPGA 和满足客户需求时，Achronix 是否遇到困难?Mensor 说：“我们总会试着把遇到的每个问题都转化为一次机会。”

对于 Achronix 来说，其关键在于整合该公司的 FPGA 架构。最终的结果是一款更精简的 Speedster 22i，其可编程 IO、SerDes 和接口控制器占用的空间更少，相形之下，竞争对手的高阶 FPGA 通常使用了大约 50%的芯片面积。

Achronix NT31P2 FPGA 芯片尺寸比较

提高延迟和传输速率

Achronix 认为，能够与 SoC 实现线对线连接的 Speedcore eFPGA，有助于消除大量的可编程 IO 缓冲器，从而使功耗降低一半。此外，Speedcore 的芯片尺寸也比标准 FPGA 更小，使得 eFPGA 的成本可降低 90%以上。

然而，Mensor 强调，“对于大多数客户而言，最大的决定因素在于延迟和吞吐量方面的问题。”根据 Achronix，相较于独立的 FPGA，eFPGA 具有更高的接口性能，可望提高 10 倍的吞吐量和延迟性能。