最小化ARM Cortex

2 中断控制器节能技术
Cortex-M架构中的中断控制器(Nested Vectored Interrupt Controller or NVIC)在降低CPU功耗方面也起着关键作用。以前的ARM7-TDMI需要“多达”42个时钟周期，Cortex-M3 NVIC从中断请求发生到执行中断处理代码仅需要12个时钟周期的转换时间，这显然提高了CPU执行效率，降低了CPU时间浪费。除了更快进入中断处理程序之外，NVIC也使得中断之间切换更加高效。
在ARM7-TDMI内核实现中，需要先花费数个时钟周期从中断处理程序返回主程序，然后再进入到下一个中断处理程序中，中断服务程序之间的“入栈和出栈(push-and-pop)”操作就要消耗多达42个时钟周期。而Cortex-M NVIC采用更有效的方法实现相同任务，被称为“末尾连锁(tail-chaining)”。这种方法使用仅需6个时钟周期处理就能得到允许，进入下一个中断服务程序的所需信息。采用末尾连锁，不需要进行完整的入栈和出栈循环，这使得管理中断过程所需的时钟周期数减少65%(如图2所示)。
3 存储器节能注意事项
存储器接口和存储器加速器能够明显影响CPU功耗。代码中的分支和跳转可能会对为CPU提供指令的流水线产生刷新影响，在这种情况下CPU需要延迟几个时钟周期以等待流水线重新完成填充。在Cortex-M3或Cortex-M4内核中，CPU配备了一条3级流水线。刷新整条流水线将导致CPU延迟3个时钟周期，如果有Flash存储器等待状态发生，时间会更长，以便完成重新填充过程。这些延迟完全浪费功耗，没有任何功用。为了帮助减少延迟，Cortex-M3和M4内核包括一个被称为推测取指(Speculative Fetch)的功能，即它在流水线中对分支进行取指的同时也取指可能的分支目标。如果可能的分支目标命中，那么推测取指能够把延迟降低到1个时钟周期。虽然这个特性是有用的，但显然不够，许多Cortex-M产品供应商都增加了自己的IP以增强这个能力。
举个例子，即使在广受欢迎的ARM Cortex-M类的MCU中指令缓冲的运行方法也有不同。采用简单指令缓冲的MCU，例如来自Silicon Labs的EFM32产品，可以存储128x32(512 bytes)的目前大多数当前执行指令(通过逻辑判断请求的指令地址是否在缓冲中)。EFM32参考手册指出典型应用在这个缓冲中将有超过70%的命中率，这意味着极少的Flash存取、更快的代码执行速度和更低的整体功耗。相比之下，采用64x128位分支缓冲器的ARM MCU能够存储最初的几条指令(取决于16位或32位指令混合，每个分支最多为8条指令，最少为4条指令)。因此，分支缓冲实现能够在1个时钟周期内为命中缓冲的任何分支或跳转填充流水线，从而消除了任何CPU时钟周期延迟或浪费。两种缓冲技术与同类型没有缓冲特性的CPU相比，都提供了相当大的性能改善和功耗减少。
4 M0+内核探究
对功耗敏感型应用来说每个nano-watt都很重要，Cortex-M0+内核是一个极好的选择。M0+基于Von-Neumann架构(而Cortex-M3和Cortex-M4内核是Harvard结构)，这意味着它具有更少的门电路数量实现更低的整体功耗，并且仅仅损失极小的性能(Cortex-M0+的0.93DMIPS/MHz对比Cortex-M3/M4的1.25DMIPS/MHz)。它也使用Thumb-2指令集的更小子集(如图3所示)。几乎所有的指令都有16位的操作码(52x16位操作码和7x32位操作码;数据操作都是32位的)，这使得它可以实现一些令人感兴趣的功能选项以降低CPU功耗。

节能性功能选项首要措施就是减少Flash存储访问次数。一个主要的16位指令集意味着你可以交替时钟周期访问Flash存储器(如图4所示)，并且可以在每一次Flash存储访问中为流水线获取两条指令。假设你在存储器中有两条指令并对齐成一个32位字;在指令没有对齐的情况下，Cortex-M0+将禁止剩余的一半总线以节省每一点能耗。

此外，Cortex-M0+内核也可以通过减少到两级流水线而降低功耗。在通常的流水线处理器中，下一条指令在CPU执行当前指令时被取出。如果程序产生分支，并且不能使用下一条取出的指令，那么被用于取指(分支影子缓冲器)的功耗就被浪费了。在两级流水线中，这个分支影子缓冲器缩小了，因此能耗得以节省(虽然仅有少量)，这也意味着在发生流水线刷新时，仅需要不到一个时钟周期就能重新填充流水线(如图5所示)。