瑞萨采用平行运算和结构优化提高DSP核处理速度

瑞萨科技()日前宣布开发出一种高速低功耗可合成DSP(数字信号处理器)核系统级芯片(SoC)器件。该DSP核采用了一种包括饱和预测器电路的新型饱和处理方法，以及可提高运行速度的分层结构布局技术。这些技术进展有助于实现比以前的瑞萨DSP设计快约20%的内核速度。

用于新型特大指令字组()型可合成DSP核的测试芯片已采用90nm 工艺制造成功。该内核可在1.2V电源电压条件下实现1.047GHz的最高工作频率。在该速度条件下执行一次128点(tap)远红外(FIR)操作的功耗仅为0.10mW/MHz，内核的硅片面积非常小巧：约为0.5mm2。

最近几年，诸如音频和视频等多媒体数据的质量和分辨率不断增加的趋势正在延续。这就需要以极高的速度处理大量多媒体数据。DSP能够非常有效地处理多媒体数据，而且现在就可以用于许多不同的应用。随着多媒体数据所需的处理量的持续增长，对更快的DSP的需求也在增长。尤其是，高清电视类视频执行位率控制的处理器不得不以超过1GHz的速度运行。与此同时，适合嵌入到数字家电和电子产品的SoC中的高速DSP必须非常小巧和低功耗。瑞萨开发的这种DSP核将嵌入各种SoC器件中，以满足电子产品和系统的下一代多媒体处理应用需求。

DSP可执行大量乘加环路操作。它们使用保护位来防止算术运算期间的溢出，并进行有效的数据处理。当DSP把一个保护位数据转换为非保护位数据时，就会发生溢出，该数据被转换为一个指定的最大值或最小值。饱和电路的作用是执行溢出检测的重要功能。瑞萨科技已开发出一种新型饱和电路。

在一个传统的饱和电路中，在加法运算完成后，就需要执行饱和运算。如果没有发现饱和，饱和电路就会指示算术电路的末级输出由加法器产生的结果。如果发现了饱和，饱和电路就会同样指示末级输出最大值或最小值。由于这些运算必须按照顺序一个接一个地执行，所有它们也成了实现高速处理的障碍。

相比之下，新开发的技术则是采用以下的运算方法：

(a)在数据输入到加法器的同时，检查电路利用前导零预测(LZA)来预测是否会发生饱和。
(b)预测与加法同时发生。基于预测结果，预测器电路指示算术电路的末级输出由加法器产生的结果，或者输出指定的最大值或最小值。平行运行的加法器和饱和预测器电路使处理速度比传统设计提高了10.5%。

此外，传统布局的功能模块周围有一种分层结构。这就是“关键路径”，当布线长度比较长时其速度就出现了问题。在开发新型DSP时，瑞萨科技分析了对速度至关重要的关键路径，然后创建了一个专门优化运行速度的分层结构。这种优化旨在缩短关键路径的布线长度。特别地，该关键路径不是通过多个模块进行布线的，算术单元及其连接它的控制线等旁路电路都捆扎在一个模块中。仿真显示，这种优化结构的速度可以比传统设计提高9.3%。