主存储器部件的组成与设计

1、主存储器概述

(1)主存储器的两个重要技术指标

◎读写速度：常常用存储周期来度量，存储周期是连续启动两次独立的存储器操作(如读操作)所必需的时间间隔。

◎存储容量：通常用构成存储器的字节数或字数来计量。

(2)主存储器与CPU及外围设备的连接

是通过地址总线、数据总线、控制总线进行连接，见下图

主存储器与CPU的连接

◎地址总线用于选择主存储器的一个存储单元，若地址总线的位数k，则最大可寻址空间为2k。如k=20,可访问1MB的存储单元。

◎数据总线用于在计算机各功能部件之间传送数据。

◎控制总线用于指明总线的工作周期和本次输入/输出完成的时刻。

(3)主存储器分类

◎按信息保存的长短分：ROM与RAM

◎按生产工艺分：静态存储器与动态存储器

静态存储器(SRAM)：读写速度快，生产成本高，多用于容量较小的高速缓冲存储器。

动态存储器(DRAM)：读写速度较慢，集成度高，生产成本低，多用于容量较大的主存储器。

静态存储器与动态存储器主要性能比较如下表：

静态和动态存储器芯片特性比较

SRAM DRAM

存储信息 触发器 电容

破坏性读出 非 是

需要刷新 不要 需要

送行列地址 同时送 分两次送

运行速度 快 慢

集成度 低 高

发热量 大 小

存储成本 高 低

动态存储器的定期刷新：在不进行读写操作时，DRAM 存储器的各单元处于断电状态，由于漏电的存在，保存在电容CS 上的电荷会慢慢地漏掉，为此必须定时予以补充，称为刷新操作。

2、动态存储器的记忆原理和读写过程

(1)动态存储器的组成：由单个MOS管来存储一位二进制信息。信息存储在MOS管的源极的寄生电容CS中。

◎写数据时：字线为高电平，T导通。

写“1”时，位线(数据线)为低电平， VDD(电源)将向电容充电

写“0时，位线(数据线)为高电平， 若电容存储了电荷，则将会使电容完成放电，就表示存储了“0”。

◎ 读数据时：先使位线(数据线)变为高电平，当字线高电平到来时T导通，若电容原存储有电荷( 是“1” )，则电容就要放电，就会使数据线电位由高变低;若电容没有存储电荷( 是“0” )，则数据线电位不会变化。检测数据线上电位的变化就可以区分读出的数据是1还是0。

注意

①读操作使电容原存储的电荷丢失，因此是破坏性读出。为保持原记忆内容，必须在读操作后立刻跟随一次写入操作，称为预充电延迟。

②向动态存储器的存储单元提供地址，是先送行地址再送列地址。原因就是对动态存储器必须定时刷新(如2ms)，刷新不是按字处理，而是每次刷新一行，即为连接在同一行上所有存储单元的电容补充一次能量。

③在动态存储器的位线上读出信号很小，必须接读出放大器，通常用触发器线路实现。

④存储器芯片内部的行地址和列地址锁存器分先后接受行、列地址。

⑤RAS、CAS、WE、Din、Dout时序关系如下图：

3、教学计算机的内存储器组成与设计

(1)静态存储器的存储原理和芯片内部结构(P207)

(2)教学计算机内存储器的组成与设计

◎地址总线：记为AB15～AB0,统一由地址寄存器AR驱动，地址寄存器AR只接收ALU输出的信息。

◎控制总线：控制总线的信号由译码器74LS139给出，功能是指出总线周期的类型：

※内存写周期 用MMW信号标记

※内存读周期 用MMR信号标记

※外设(接口)写周期 用IOW信号标记

※外设(接口)读周期 用IOR信号标记

※内存在工作 用MMREQ信号标记

※外设在工作 用IOREQ信号标记

※写控存周期 用SWA信号标记

◎数据总线：分为内部数据总线IB与外部数据总线DB两部分。主要完成计算机各功能部件之间的数据传送。

设计总线的核心技术是要保证在任何时刻只能把一组数据发送到总线上，却允许一个和多个部件同时接受总线上的信息。所用的电路通常为三态门电路。

◎系统时钟及时序：教学机晶振1.8432MHz，3分频后用614.4KHz的时钟作为系统主时钟，使CPU、内存、IO同步运行。

CPU内部的有些寄存器用时钟结束时的上升沿完成接受数据，而通用寄存器是用低电平接收的。内存或I/O读写操作时，每个总线周期由两个时钟组成，第一个时钟，称为地址时间，用于传送地址;第二个时钟，称为数据时间，用于读写数据

◎静态存储器的字位扩展：

教学计算机的内存储器用静态存储器芯片实现，由2K字的ROM区和2K字RAM区组成。内存字长16位，按字寻址。

ROM由74LS2716只读存储器ROM(每片2048个存储单元，每单元为8位二进制位)两片完成字长的扩展。地址分配在：0～2047

RAM由74LS6116随机存储器RAM(每片2048个存储单元，每单元为8位二进制位)两片完成字长的扩展。地址分配在：2048～4095[!--empirenews.page--]

静态存储器字、位扩展

主存储器的读写过程

静态存储器地址分配:

为访问 2048 个存储单元，要用 11 位地址，把地址总线的低 11 位地址送到每个存储器芯片的地址引脚;对地址总线的高位进行译码，译码信号送到各存储器芯片的/CS 引脚，

◎在按字寻址的存储器系统中实现按字节读写

4、主存储器实现与应用中的几项技术

(1)动态存储器的快速读写技术

◎快速页式工作技术(动态存储器的快速读写技术)

读写动态存储器同一行的数据时，其行地址第一次读写时锁定后保持不变，以后读写该行多列中的数据时，仅锁存列地址即可，省去了锁存行地址的时间，加快了主存储器的读写速度。

◎EDO(Extended Data Out)技术

在快速页式工作技术上，增加了数据输出部分的数据锁存线路，延长输出数据的有效保持时间，从而地址信号改变了，仍然能取得正确的读出数据，可以进一步缩短地址送入时间，更加快了主存储器的读写速度。

(2)主存储器的并行读写技术

是指在主存储器的一个工作周期(或较长)可以读出多个主存字所采用的技术。

方案1：一体多字结构，即增加每个主存单元所包括的数据位，使其同时存储几个主存字，则每一次读操作就同时读出了几个主存字。

方案2：多体交叉编址技术，把主存储器分成几个能独立读写的、字长为一个主存字的主体，分别对每一个存储体进行读写;还可以使几个存储体协同运行，从而提供出比单个存储体更高的读写速度。

有两种方式进行读写：

◎在同一个读写周期同时启动所有主存体读或写。

◎ 让主存体顺序地进行读或写，即依次读出来的每一个存储字，可以通过数据总线依次传送走，而不必设置专门的数据缓冲寄存器;其次，就是采用交叉编址的方式，把连续地址的几个存储字依次分配在不同的存储体中，因为根据程序运行的局部性特性，短时间内读写地址相邻的主存字的概率更大。

(3)存储器对成组数据传送的支持

所谓成组数据传送就是地址总线传送一次地址后，能连续在数据总线上传送多个数据。而原先是每传送一次数据要使用两个时钟周期：先送一次地址，后跟一次数据传送，即要传送N个数据，就要用2N个总线时钟周期，成组数据传送方式只用N+1个总线时钟周期。

实现成组数据传送方式，不仅CPU要支持这种运行方式，主存也能提供足够高的数据读写速度，这往往通过主存的多体结构、动态存储器的EDO支持等措施来实现。