基于内插和QLA技术的并行DDS的实现

1 引 言　　直接数字频率合成技术(direel digital frequencysynthesis，dds)称为第三代频率合成技术，他利用正弦信号的相位与时间呈线性关系的特性，通过查表的方式得到信号的瞬时幅值，从而实现频率合成。这种方法不仅可以产生不同频率的正弦波，而且具有超宽的相对带宽，超高的变频速率，超细的分辨率以及相位的连续性和产生任意波形(awg)的特点。　　目前所使用的大部分dds结构，在相位累加模块和相位幅度转换模块均采用了流水线技术和某些压缩算法等，但都不能从根本上解决dds的输出频率受外部时钟频率约束的瓶颈以及波形的输出质量受查找表容量限制的问题。因此在对dds的结构进行深入研究的基础上，我们在相位累加器部分以并行结构来实现，在相位幅度转换模块的设计采用了qla(quad line approximation)技术结合改善的sunderland法，最后在fpga(field programmable gate array)中进行验证，无杂散动态范围(spur free dynamic range，sfdr)可达63 dbc，3.3 v下总功耗仅为170 mw，大大提高了输出频率和频谱纯度，降低了功耗。　　2 dds工作原理　　dds[1,2]主要由相位累加器、波形存储模块和数模转换器等组成。在外部参考时钟作用下，相位累加器以步长增加，输入到波形存储模块内，波形存储模块包含一个周期正弦波的数字幅度信息，每个地址对应正弦波中0～360°范围的一个相位点，波形存储模块把输入的地址相位信息映射成正弦波幅度的数字量信号，驱动数模转换器输出模拟量，当相位累加器累加满量时就会产生一次溢出，这样就完成了dds输出信号的一个频率周期。设相位累加器的位宽为n，时钟频率为fekn为步长，则产生信号频率为knfc/2n，可得到相位累加器的输出状态为。　　　 　　　3 dds具体结构实现及优化　　3.1 相位累加器的设计　　相位累加器通常采用流水线技术来提高累加速度，但是以牺牲逻辑资源为代价。因此为能节省资源的同时又保证加法器的运算速度，本文使用了progression-ofstates技术，他可具体描述为几个加法器并行执行的结构。由累加器的输出状态am可得到相位累加器输出的连　　续4个状态：　　　　

　　　其中am为加法器前一时钟周期输出的状态，km+1为每次输入的频率字。因此am+1，am+2，am+3，am+4四个连续的状态就被am和km+1两个状态表示出来。如图1所示，输入km+1首先分别被1，2，3，4相乘之后送入加法器，再和am相加后就产生4个连续的状态，每个状态之间的差值都为km+1。am+2状态和am+4状态的输出在数字电路中可用移位方法实现，即左移1位和左移2位，每个状态移位后产生的空位由低级输入的频率字最高位依次移位进行填补，考虑到am+3状态根据公式可表示为：am+3=am+3km+1=am+2km+1+km+1=am+2+km+1，因此可直接由am+2加上km+1产生。这种结构的优点是把相位累加器的内部工作时钟降低为fc/4，反过来也就是提高了4倍的时钟频率，在每输入一个频率字的状态下，4个加法器可同时输出4个连续的状态，经过多路复用器进行选通，保证了在外部每个fc的情况下都可输出一个值，这样大幅降低了流水线累加器在高速时钟信号下工作所产生的功耗，并且拉高了整个系统时钟的工作频率，提高了dds的输出频率。　　3.2 相位幅度转换模块的设计　　dds中的相位到波形的转换通常是靠rom表的查询来实现的。本文设计的是14位地址线的rom查找表，输出12位的数据，则需要214×12 b的rom空间，这不仅耗用大量的逻辑资源，还导致功耗升高和dds工作时钟的下降，因此必须压缩rom的容量。通常先根据正弦波的对称性，只储存第一周期内的波形可压缩4倍的容量，之后要进一步使用一些压缩算法。考虑到需要保证dds的高速性，最好避免乘法器的使用，我们采用了sunderland[3,4]结构，并采用内插法对其进行了改进。设相位累加器的输出θ=a+β+γ，定义a，b，c为a，β，γ)，的字长，则[0，π/2]内的波形可看为被a，b，c逐级内插分割。实际定义分割值为[4.4.4]，这样粗表内储存的取样值就可表示为：　　　 　　　这样粗表容量为28×9 b，细表容量为28×4 b，比经过4倍压缩的rom提高了13.53倍，最后只要一个加法器进行重构。观察粗表量化幅度仍为9 b，进一步采用qla技术进行压缩。首先将rom中存储的正弦函数变为　　　　其次在　　　 欲知详情，请下载word文档 下载文档