变化中的SoC设计流程

身处市场领先地位的SoC(系统单芯片)设计团队认为，“惯常的业务”已不复重现。强大的技术与商务力量(似乎独立于EDA供应商的路线图)都在将SoC设计方法重新塑造为新的形式，并与仅仅几年前的最佳实践有非常大的差异。对很多架构师、设计者和管理者来说，这种变化会很痛苦。然而，纠结于过去就意味着失败。

　　这一变化有几种促进力量。现实的财务与地理状况已迫使对第三方IP(知识产权)的依赖性提高，并且削弱了从下游问题到RTL(寄存器传输级)纠错的反馈回路。复杂性已迫使以前下游的工作进入到设计流的早期，尤其是激进电源管理的设计产生的电源与时钟网络的复杂性。另外，先进工艺的挑战也同时影响到了前端和后端的工作。

　　推动力

　　IP可能是解决方案的一部分，而不是问题的一部分。从I/O控制器到CPU的一切IP重用，可能都对设计团队起到了驱散和缩减作用。但IP的普遍使用改变了设计流的本质。以前的流程包括：建立性能需求、将它们缩减至RTL、网表综合，以及在单元中实现。现在，设计流程变成了一组特定的复杂、日趋固定且不透明功能块的装配与强制封装的过程。当设计者在整合或封装中遇到问题时，通常只有原始IP的开发者才能提供帮助。

　　虽然IP重用有助于减少设计的规模，但无助于减少复杂性的其它方面。尤其是对电源管理来说，时钟门控是降低动态功耗的一种强制性设计步骤，但它也将SoC的时钟网络搞得非常复杂，因此时钟树实际上成为了另外的信号网络，需要作提取、时序、电源与信号完整性收敛。电压岛、电源门控，以及DVFS(动态电压/频率缩放)正在进入大多数设计团队，它们的使用很可能使电源网格更加复杂化。

　　最后，工艺本身也在促进着变革。尽管工艺工程师与单元库开发者都在竭尽全力，但到65nm节点时，先进工艺的复杂性已开始穿过定制/单元的障碍，将其呈现在芯片设计者面前。Virage Logic公司技术营销总监Lisa Minwell认为：“我们存储编译器的设计者已不得不去处理工艺变动、单元驱动强度不足，以及日益复杂的DFM (可制造性设计)规则问题。”采用基于单元流程的芯片设计者现在要面临所有这些问题。这些力量的结合，不仅使设计更为困难，而且还改变了设计所依从的方案。

　　艰难的开始

　　Open-Silicon公司刚做了一个1亿门的无线网络SoC。该公司的设计采用了TSMC(台积电公司)的65 nm CMOS工艺。Open-Silicon公司工程副总裁Taher Madraswala称：“设计的关键是先期的规划。”Open-Silicon公司在芯片的物理设计方面与ASIC设计服务公司Brite Semiconductor公司合作，采用了来自一家无晶圆半导体供应商HiSilicon公司的需求与RTL。Madraswala说，“这差不多是一个自顶向下的设计”，并指出时钟布局对先期工作有明显的推动作用。

　　Open-Silicon的工作开始于了解设计，完成风险评估。他说:“这是一个非常巨大的内核，还有一些极长的走线。因此，我们花了三天时间开会以了解时钟结构。”对块的布放来说，了解各个时钟来源、使用者以及门控结构是必需的预备工作。如果团队犯了错误，那时钟的时序就几乎没有收敛的机会了。

　　Open-Silicon公司必须使用多个IP内核实例，它们基本上确定了管脚的位置，给块的布放带来了另一种约束。Madraswala解释说：“问题在于可重复性。如果你改变了内核的定位方向，则关键走线的长度就变了，得到的时序就不同了。”于是，该团队对顶层信号、时钟和I/O作了一次预先布线，然后将这个布线作为设计分区以及其后各块布放的基础。

　　Redpine Signals公司主席兼首席执行官Venkat Mattela说：“现在，很难在系统级对一个设计作划分。”他指出工程师必须在早期作电源规划。Redpine公司的设计中有一个用于嵌入系统应用的极低功耗802.11n收发器，RTL中，模块定义为独立于芯片电源策略的实体。其后的模块分区工作不仅产生了功能边界，同时还有电压岛与时钟域之间的边界。因此，设计团队可以在设计的开始，将每个RTL块中的电源意图(Power intent)捕捉成为一个UPF(通用电源格式)文件。

　　在设计早期还要注意其它一些问题。例如，Vitesse半导体公司最近开发了一款24端口的交换So C，集成了铜线PHY(物理层)块(图1)。该公司的设计总监Mandeep Chadra称，在评估设计者可以做到多大集成度时，主要的工作都是看PHY块的功耗，因为这些块的功耗占总功耗的大部分。他说：“在整个规划过程中，电源一直是一个主要问题，尤其是当我们的目标是一个打线封装时。”封装问题决不能事后才定，而要进入芯片规划的早期决策。当不采用倒装芯片的信号再分配层时，片芯上I/O的布局就要反映出芯片的管脚布局。在这些频率上，芯片必然影响到将使用的电路板布局。因此，Chadra补充说，一个交换机的物理布局会直接影响到公司的平面规划。

　　图1. Vitesse 7427包括一个24端口交换机和MIPS处理器，集成了PHY和MAC。[!--empirenews.page--]在芯片规划的初期，会出现两个问题：电源管理策略，以及顶层的信号、时钟与电源走线问题，而EDA供应商已对这些变化作出了回应。现在，所有大公司都有电源感知流程，鼓励设计者在早期用标准CPF(公共电源格式)或UPF文件捕捉电源意图，然后通过综合、布局布线和验证来引导实现电源管理。

　　供应商正越来越多地注意到设计团队的一个需求，那就是早在设计的分区和平面规划阶段，就要拥有初始的布线信息。Mentor Graphics公司布局布线部经理Pravin Madhani认为：“在设计的早期阶段，最大的意外就是堵塞。因此人们会非常早地使用自己的布局布线工具，检查潜在的堵塞问题。”这种趋势转而促使布局布线工具供应商扩展了自己的工具，使之可以用于设计的初期阶段。

　　意外的堵塞问题会产生高昂的后果。Open-Silicon的Madraswala称：“我们一系列块都遭遇了堵塞问题。我们必须返回去，重写RTL来解决这些问题。”这就要对那些块再走一遍验证、设置和综合过程。而Open-Silicon则是从头建立一个通向HiSilicon的RTL设计的快速反馈路径，方法是在中国的HiSilicon公司派驻了一个六人设计团队。

　　第三方IP的堵塞意外可能更糟。例如，IP供应商缺乏资源，不能按你的时间表修改RTL，或者堵塞是出现在一个硬IP块的管脚处。在最差情况下，SoC团队可能不得不更换IP供应商。于是，使设计分区和布局与功率策略保持一致，并且拥有一个顶级布线的早期视图，就成为了任务关键的问题。

　　综合与验证

　　Open-Silicon、Vitesse和Redpine的设计团队并不认为综合是一个大问题。他们更关注如何避免重复地做综合。Madraswala说：“我们把每个RTL块看成像是一个独立的片芯。然后我们在一个足够高的结果品质上，关注每个块在流程中的每个步骤。这样的结果可能是，在时钟插入后，我们只要做一次综合。”Open-Silicon使用自己的综合工具，自动地插入时钟门控。另外，Madraswala称，在架构级的配置用于处理芯片的电源管理。“存在着电源岛，但是，由于电源管理已通过RTL成为显式的，因此我们不需要像CPF一类的东西。”同样，Vitesse的设计使用了大量的时钟门控，但只有一个电源门控的块，而Chadra报告称普通综合流程中没有问题。

　　但是，Redpine采用了一种更积极的电源管理策略，使工具更加复杂。这种方案已影响到了设计流程(图2)。Mattela称，原则上，如果你正确地组织了RTL，并精确地捕捉了自己的电源意图，就应该能将RTL、UPF和电源感知库送入综合步骤，并且获得一个包含全部已就位绝缘体、电平转换器以及控制的网表。但他伤心地说，现实中，“你按了按键，可什么事也没发生。”结构上一切完美无误，但如果用电压感知工具做一次详细的手工验证，就会发现完全不同的情况。

　　图2. Redpine公司的方法包括对电源意图的早期捕获，以及对实现的后期检查。

　　验证似乎采用了不同于综合的新次序。随着复杂性的增加，功能验证开始得更早，在一个更抽象的层级。Vitesse的Chadra称：“我们采用一种基于覆盖的OVM(开放验证方法)方案”。在24端口交换核心与MIPS CPU核心的性能模型中，设计早期启动了该过程，以了解芯片在有流量情况下的动态性能。然后继续对更多细节作验证，直到时钟门控电路和绝缘体就位，测试平台驱动门级模型。Chadra说：“根据我们的需求文档，我们的验证计划中有特定的目标。我们会随着代码覆盖的程度而增加这些目标，指导验证工作。”

　　Redpine的Mattela称，该公司的DVFS设计需要特别小心。部分问题源于逻辑仿真器，因为它并不能说明，信号电平的一个失配是否会对电压岛之间的一根路径造成毁灭性破坏。于是，Redpine的验证工程师求助于手工技术，如强制某节点为三态，看下游会发生什么。Mattela警告说，一部分问题是你永远不知道正在使用的模型的来源。他表示：“不要信任处于多电压状况下的那些模型。你不知道它们的编写者是电子工程师还是软件人员，后者认为一就是一，零就是零。”[!--empirenews.page--]后端流程

　　现在，你需要考虑物理设计阶段了：布局、布线和设计收敛。在这个阶段，IP重用的影响以及设计复杂性都开始减弱，但无论如何也不会消失。而先进工艺的挑战为每个步骤都投下了更强的阴影。首先是好消息：设计经理似乎认为工具已经接管了很多不久前还要手工完成的新任务，实现了自动化。Madraswala称Open-Silicon可以利用IC Compiler感知DFM的优点，帮助准备那些工艺强制要求的复杂设计规则。Mattela称：“几年前，一个电源管理设计在出带前的一切工作都要手工完成。现在，我们已经有了很大改进，尤其是在布线后的验证方面。”

　　然而，变化的力量仍会带来问题。一个问题很简单：新任务促生新工具，而新工具通常是有问题的。Chadra称：“比方说，有些point工具就不成熟。”工具的能力是一个更普遍的问题。他解释说：“我们必须对设计作分区，用工具运行每个部分。所幸，大多数芯片都可划分为非常自然的分段。最大的挑战是让交换通过布局布线。”

　　Madraswala也提到了布局布线能力。他说：“当在IC Compiler中打开DFM感知能力时，设计规模就受到了很大限制。我们被限制在大约40万个可放置实例，”这是要通过小针眼驱动一个1亿门设计。

　　能力并非布局布线工具的唯一问题。现代布线器都能感知时序，即它们不仅尝试为每根线寻找最可能的路径，还能读取设计的时序约束，尝试使所有网表的布放都满足时序要求。这个过程要求工具能够评估一个建议走线的延迟，也就是评估走线的电容。因此，现代布线工具要么调用签核提取工具，但这可能慢到无法使用，要么拥有内置“快速而粗略”的提取评估器。不幸的是，即使在65 nm工艺节点上，对于那些不知道快速近似法的情况，寄生提取都是一项复杂的工作。Madraswala说：“IC Compiler与现实之间有差异。”

　　Chadra的情况也好不了多少。他说：“布线器的电容评估并不十分精确，”但未声明指的是哪款布局布线工具。“我们的工具拐了不少大弯，不得不返回，重新布线。”

　　时序估计问题也使EDA供应商进入困境。如果布线器的快速电容评估不良，则物理系统设计者就会遇到提取、时序和重新布线等循环工作。如果布线器调用签核提取与时序工具，则运行时间和能力都是问题，因为这些工具必须应付所有精细尺度的效应，情况会变得更加复杂。

　　在这些芯片设计完成后，Cadence和Synopsys都宣布了第三种可能的方案：将初期布局与时序移入综合工具，甚至是在设计流程的更早期。这样，评估并不会改善，但工具设计者显然是不希望综合工具再去创建那些布线器会作出错误评估和错误布线的网表。

　　在布线器与设计规则中也存在着类似的问题。如果布线器在工作时没有遵循设计规则，则最终文件中就会出现很多违反规则情况。因此，布线器会从LEF(布局交换格式)文件中提取出设计规则，并在布线时检查走线。这一过程对65nm节点的数字电路有满意的工作效果。不过，Mentor Graphics公司的Madhani警告说，LEF不能表述先进工艺中的某些规则，如收缩(pinch)规则。于是Mentor现在让自己的Olympus布线器动态地调用Calibre用于DRC的签核工具。同样，这种方案也带来了性能成本，但慢点总好于出错。

　　还有意外情况，在经过了所有前端工作后，电源域和第三方IP也会给后端设计带来一些问题。ASIC供应商Global Unichip公司营销总监Keh-Ching Huang说：“多电源域会导致一种复杂的收敛。我们不得不使用大量的手工过程和脚本。”Huang称甚至IP的选择也会影响收敛流。“例如，如果某个客户使用了一个低速DDR接口，则IP块一般为软形式，我们必须对其作综合。块内将有时序收敛问题。但如果客户获得的是一个高速DDR接口许可，则它的形式是硬IP，这样整个收敛过程就完全不同了。如果有问题，一般都是在封装内。”总之，如果一个设计包含主要来自外部的IP，则其对设计收敛的影响仍是一个有待探讨的问题。

　　最后一点是新环境对模拟设计的影响。Vitesse为此项目重新设计了自己的铜PHY，修改了以前的设计以降低功耗。在过程中，模拟设计者遇到了一系列布局驱动的效应，它们在65 nm工艺中是新出现的。Chadra称：“我们了解到，阱邻近与耗尽布放都影响着器件的性能。器件模型对这些效应的建立工作还算不错，但我们仍然要做重复的布局提取，才能让电路像我们需要的那样工作。”

　　那么，整体上如何呢?显然，今天的SoC设计需要更多的前期规划，尤其要处理长走线、时钟和电源管理策略。预先的验证规划也很重要。设计团队应懂得，很多东西都进入了综合工具。这个步骤不再是标准单元Verilog语句的一个简单替代。因此，设计团队应做好计划，尽量减少综合工具的重复，尤其是当那些难处理的结构已到位时，如门控的时钟树和测试扫描链。同样，设计团队应知道，过分的电源管理会使验证大大复杂化，这种考虑可能表明，选择一种更渐进的电源管理策略优于一种复杂的策略。

　　最后，物理设计与收敛正在变得更困难。选择前端工具或开发脚本，防止早期出现堵塞问题。对布线与签核工具之间的迭代作出规划，因为它们可能互不认同。对基础结构，流程可能与以往相同。但重点正在转移。Madraswala说：“本设计中大约60%的步骤都与过去一样。约30%或40%是针对65 nm的，但正是这些步骤是大部分问题的根源。”