浅谈让微控制器性能发挥极限的方法

如今微控制器需要执行广大范围的任务，包括管理实时控制算法、解码高速通信协定，以及处理高频传感器发出的信号。微控制器是将微型计算机的主要部分集成在一个芯片上的单芯片微型计算机。微控制器诞生于20世纪70年代中期，经过20多年的发展，其成本越来越低，而性能越来越强大，这使其应用已经无处不在，遍及各个领域。例如电机控制、条码阅读器/扫描器、消费类电子、游戏设备、电话、HVAC、楼宇安全与门禁控制、工业控制与自动化和白色家电(洗衣机、微波炉)等。微控制器(Microcontroller Unit，即MCU)可从不同方面进行分类：根据数据总线宽度可分为8位、16位和32位机;根据存储器结构可分为Harvard结构和Von Neumann结构;根据内嵌程序存储器的类别可分为OTP、掩膜、EPROM/EEPROM和闪存Flash;根据指令结构又可分为CISC(Complex Instruction Set Computer)和RISC(Reduced Instruction Set Computer)微控制器。

微控制器要想处理实时I/O和外设的高数据速率和频率，便必须拥有更高的处理效率。但这个效率不能通过提高时钟频率来获得，而是要通过微控制器架构的内部改进来实现。

卸载CPU任务还有很多方法

集成式协处理器在嵌入式微控制器中已获得相当广泛的应用，其中比较常见的协处理器是加密和TCP/IP卸载引擎。协处理器可高效卸载整个任务，或帮助执行复杂算法中的密集计算部分。例如，一个加密引擎可以把CPU上的AES计算任务从每次运算数千个周期缩减为数百个周期，而一个TCP/IP卸载引擎可以极小的CPU运行支出来终止一个以太网连。

DMA控制器通过执行数据访问(如在后台执行外设寄存器到内部或外部SRAM的数据访问)，从CPU卸载数据移动管理任务。DMA(Direct Memory Access，直接内存存取) 是所有现代电脑的重要特色，他允许不同速度的硬件装置来沟通，而不需要依于 CPU 的大量 中断 负载。否则，CPU 需要从 来源 把每一片段的资料复制到 暂存器，然后把他们再次写回到新的地方。在这个时间中，CPU 对于其他的工作来说就无法使用。 DMA 传输将数据从一个地址空间复制到另外一个地址空间。当 CPU 初始化这个传输动作，传输动作本身是由 DMA 控制器 来实行和完成。典型的例子就是移动一个外部内存的区块到芯片内部更快的内存区。像是这样的操作并没有让处理器工作拖延，反而可以被重新排程去处理其他的工作。DMA 传输对于高效能 嵌入式系统 算法和网络是很重要的。在实现DMA传输时，是由DMA控制器直接掌管总线，因此，存在着一个总线控制权转移问题。即DMA传输前，CPU要把总线控制权交给DMA控制器，而在结束DMA传输后，DMA控制器应立即把总线控制权再交回给CPU。另外，DMA控制器还能够承担通信外设管理的大部分工作(见表1)。

表1 DMA控制器能够承担通信外设管理的大部分工作

利用DMA控制器所节省的周期数可以十分可观：许多嵌入式开发人员都已发现自己无法以有限的微控制器资源来满足应用的需求，直到认识了DMA，才突然明白原来还有大量额外的周期可用，数目有时甚至多达整个系统的30%到50%左右。

熟知事件系统(event system)的开发人员就更少了。事件系统与DMA制器协同工作，可进一步减少CPU周期的负担，并降低总体功耗。事件系统是一条总线，能够将从微控制器上的一个外设发出的内部信号连接到另一个外设。当有事件在外设上发生时，它就可以在一个双周期的延时内触发其它外设采取行动。

更确切地说，事件系统利用一个连接了CPU、数据总线和DMA控制器的专用网络在整个微控制器上进行信号路由(见图1)。在正常情况下，外设必须中断CPU来激活某个行动，包括读取外设本身。而事件系统通过直接在外设之间发送相关事件，便可有效地使CPU摆脱这些中断所带来的负担。CPU是一台计算机的运算核心和控制核心。CPU、内部存储器和输入/输出设备是电子计算机三大核心部件。电脑中所有操作都由CPU负责读取指令，对指令译码并执行指令的核心部件。其功能主要是解释计算机指令以及处理计算机软件中的数据。所谓的计算机的可编程性主要是指对CPU的编程。 CPU由运算器、控制器和寄存器及实现它们之间联系的数据、控制及状态的总线构成。差不多所有的CPU的运作原理可分为四个阶段：提取(Fetch)、解码(Decode)、执行(Execute)和写回(Writeback)。

图1 一个事件系统

灵活的卸载

DMA和事件系统配合工作，就可让开发人员卸载整个任务，这与协处理器的作用很类似，但两者间的关键区别是协处理器不是可编程的。协处理器采用硬件来执行一个已详细定义的任务，有时甚至是可配置的;而DMA控制器配合事件系统的可编程性使其适用于从最简单的到极复杂的各类任务。在采用DMA和事件系统的情况下，DMA负责管理整个微处理器架构上的数据传输;至于事件系统则控制这些低延时、高精度传输发生的时间。

图2所示为事件系统与DMA共同工作的原理模块示意图。ADC连接一个传感器，并会采集信号样本。内部计数器被设置为与采样频率相匹配，用以提供规律且精确的时间间隔。事件系统可以直接激活ADC的采样，而无需中断CPU，使采样频率比利用微控制器的时钟更为精确。

图2 DMA控制器配合事件系统

事件管理可扩展为包含多个事件、连接多个外设的更复杂的配置。例如一个输入信号(事件1)可触发ADC采样(事件2)，并把数值存储到DMA中(事件3)，直到DMA缓冲器溢满(事件4)。

DMA控制器和事件系统还支持多通道，使开发人员能够配置一个与主CPU并行工作的互连结构，因此，可采用一种固定性方式来对多个并行实时任务进行协调。

固定性和延时

固定性在限制延时和管理实时嵌入式系统的响应性方面扮演着关键的角色。系统的固定性越高，它的响应性也就越稳定。影响固定性的主要因素在于系统必须同时处理的中断的数目。[!--empirenews.page--]

假设一个系统只有一个中断，并在50个周期内完成。这样一个中断的延时相应地在50个周期左右。要注意的是，即使最简单的中断，微控制器也需要约50个周期的时间来保存有限寄存器数目的环境信息，而且还需访问外设、保存数据、存储环境信息及清除管线。

然而，在固定性和延时方面，开发人员遇到的大多数问题并非处理单个中断这么简单，而是当众多中断同时发生时，应如何在即时满足所有要求。

当更多的中断出现时，优先权较低之中断的延时随固定性的下降而增加。一个50周期的任务可能多次被中断，并最终需要数百乃至数千个周期来完成。

固定性直接影响到响应性、可靠性和精度。当开发人员确切知道延时是50或500个周期，便可以在处理时可将之考虑在内。不过，如果延时介于50到500个周期之间，即便是最优秀的开发人员，所能做的也不过是假设一个典型延时(如200个周期)数值，然后把所有的偏离视为误差。

通过DMA控制器和事件系统来减少同时发生的中断(即便是低频中断)，可以大大提高系统的固定性并减小延时，而更高的固定性还有助于精度等其它重要因素的提升。

如何获得更高的精度

下面以一个电源管理任务在驱动电机等大负载时实现交流电源效率的最大化为例，来说明固定性如何影响精度。因为大部分可用能量都在电压处于峰值并与电流同相时供应，所以这时系统的电流消耗量应该最大。反之，电压越接近零(即过零点)，可用电能就越少，而效率也越低。

比较器一般用于过零检测，当电压下降至设定阈值以下或上升至阈值以上时，比较器便会接通。对两个或多个数据项进行比较，以确定它们是否相等，或确定它们之间的大小关系及排列顺序称为比较。 能够实现这种比较功能的电路或装置称为比较器。 比较器是将一个模拟电压信号与一个基准电压相比较的电路。比较器的两路输 入为模拟信号，输出则为二进制信号，当输入电压的差值增大或减小时，其输出保持恒定。因此，也可以将其当作一个1位模/数转换器(ADC)。运算放大器在不加负反馈时从原理上讲可以用作比较器，但由于运算放大器的开环增益非常高，它只能处理输入差分电压非常小的信号。而且，一般情况下，运算放大器的延迟时间较长，无法满足实际需求。比较器经过调节可以提供极小的时间延迟，但其频响特性会受到一定限制。为避免输出振荡，许多比较器还带有内部滞回电路。比较器的阈值是固定的，有的只有一个阈值，有的具有两个阈值。相对于使用比较器触发中断并驱使CPU开关电容的情况，事件系统可以把比较器事件直接发送到定时器/计数器输出，无需CPU干预即可控制开关。

低优先权任务(如PFC)的中断延时可能需要数千个周期，而具体延时取决于有多少个优先权更高的中断同时发生。延时较大意味着电容会晚于最佳时刻开关，这会显着降低总体效率。

当把上面的数字跟微控制器的时钟频率一同考虑时，便会发现如果微控制器的时钟频率为32MHz，一个双周期延时所引入的误差其实微不足道(2/32M);而数千个周期的延时则可能大大影响高频任务(它们本身也需要每隔数千周期才会被处理)的精度。值得注意的是，若中断是由优先权较高的任务发出的，该延时可能降至50个周期左右。

更高的精度在产生信号时也起着关键的作用，这里所指的并非单纯的信号采样。以创建100kHz波形为例，利用中断，波形的精度将受相对于信号速率的可变延时的影响，并根据任务切换和已堆积的其它中断数量而变得稍慢或稍快。注意，当波形平均而言准确时，在许多情况下，影响只来自是两个连续样本之间的相对差异。

高频信号处理

在大量嵌入式应用中，信号产生成为了一个越来越普遍的任务。信号用于产生声音、管理电压转换调节器、控制工业应用中的致动器，以及实现无数其它功能。

对于发生频率较高的事件而言，CPU负荷是一大考虑因素。以一个流量计多轴定位系统或一个拥有每秒采集200万个样本采样速度的快速精确测量能力的仪表系统为例，单是采集样本，每秒便消耗了数十到数亿个周期。而若采用一个事件系统和DMA控制器，所有这些周期都可从CPU卸载，而且这些样本还会被实际处理，而不是简单地缓存。即使只是一个仅需要50个周期来完成、需要任务切换支出的简单任务，也能够从CPU卸载一亿个周期。

对于频率较高的任务，事件系统和DMA控制器还能够实现以下事项：

精确的时间戳((time-stamping)：为采样加上时间戳让开发人员能够使信号更好地与外部事件同步。在双周期延时的情况下，时间戳远比标注中断更精确，并可省去后者达数千个周期的延时。

过度采样：提高传感器分辨率的其中一个方法是过度采样。譬如，把计数器除以16，可以使采样样本数目增加到16倍，从而提高传感器的总体精度。由于CPU没有直接参与样本的采集和存储，故有可能出现过度采样，而无太多惩罚。

动态频率：某些应用只在某些时间或特定工作条件下才需要较高的感测精度。例如，水表在水流速度快速变化时，采样频率会较高;而在流量被切断或流速稳定时，又回复正常频率。

降低堆栈大小：减少并行中断数目的另一个好处是能够维持较小的堆栈。由于每一个中断都必须通过在堆栈中增加数十个寄存器来执行环境信息保存，因此消除了好几个环境保存层，显着减低所需堆栈的大小，这将让应用能够使用更少的RAM存储器。

抗扩展能力：鉴于不同微控制器支持的外设数目不同，同一应用的中断数目可能随产品价格而各有不同。即便使用同一个微控制器系列，支持更多功能的较高端系统会有更多的中断，降低了总体固定性。因此，把设计移植到集成度更高的微控制器，可能会影响信号延时乃至采样和输出的精度。

实现简易软件改变：由于事件处理减少了CPU干预，所以系统可在不会影响实时响应的情况下实现软件改变。即便需要更多的CPU时间来处理额外的功能，事件处理和响应时间也将完全相同。

自主控制

一个嵌入式微控制器可能要执行无数个任务来降低功耗、提高精度以及改善用户体验，而许多这类任务只不过是监控或是检测单个数值。例如电池监控器进行监测，直至电压降至某个数值以下。然后，系统就触发关断操作，在仍有足够电量时保存应用数据。

提升用户体验常常是许多消费类产品的主要卖点。例如，事件系统能够加快系统对唤醒按键或外设输入的响应速度，在两个周期内就可以做出反应。如果与采用中断的响应性比较，由于中断需要系统返回到工作模式，因此就降低了能效。[!--empirenews.page--]

若利用中断，对于CPU处理能力而言，执行这类任务的成本太高，而且会增加延时，降低固定性。而采用事件系统和DMA控制器，开发人员就能够避免CPU执行这些功能。这不仅可减少系统必须管理的中断数量，而且还能简化任务的实现和管理。

例如，在一个在特殊工作条件下向用户发出警示信息的应用中，预先设置的声音文件可以存储在缓存中，再利用DMA通过适当的外设馈入到扬声器，而利用定时器，事件系统就可以确保44,056KHz的准确数据率。此外还有一个额外的好处，因为频率准确且稳定，声音保真度也得以提高。从性能角度来看，只要配置了DMA和事件系统。

说这些任务变得更“自由”可能显得有点夸张。不过，以这种方式执行这些任务，的确使其能够适用于更宽范围的应用。协处理器、DMA控制器和事件系统的结合能够释放控制器，让它只进行信号处理，而不必把大部分资源消耗在信号的周期密集型采集工作上。这样一来，就可以利用单个控制器管理多个高频任务。这也简化了系统设计，使用户能够以更低的成本在单个微控制器上执行更多任务，更容易实现多个信号之间的互连性，并提高能效。

对许多应用来说，能否支持多个任务可成为一项重要的产品差异化指标。例如，采用了DMA控制器和事件系统的电机控制应用，就能够使微控制器释放出足够的资源，使开发人员能够以在不增加系统材料成本的条件下实现PFC等先进功能。

除了通过卸载中断来提高微控制器的性能和能力之外，事件系统还能够把功耗最低降至1/7(具体数字取决于应用)。表2所示为一个需要每秒120万周期的应用的功率相关数据。在12MHz时，微控制器只有10%的时间在工作模式下，其余时间都处于待机模式。执行DMA控制器和事件系统可以卸载大量CPU每秒必须执行的周期数，使微控制器进入闲置或睡眠模式。

表2 一个需要每秒120万周期的应用的功率相关数据