本土IC厂商生存空间令人堪忧
时间：2012-07-05 11:08:27
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[导读]近来中国IC市场的最重磅新闻要属“大小M”——台湾联发科(MTK)和晨星半导体（MStar）宣布合并。“M兄弟”的联手对已跨入“1亿美元俱乐部”的少数刚崛起的大陆本土IC设计公司带来很大的竞争压力，而原本就缺资金、缺平
近来中国IC市场的最重磅新闻要属“大小M”——台湾联发科(MTK)和晨星半导体（MStar）宣布合并。“M兄弟”的联手对已跨入“1亿美元俱乐部”的少数刚崛起的大陆本土IC设计公司带来很大的竞争压力，而原本就缺资金、缺平台、缺资源的本土小型和微型IC厂商的生存空间更加令人堪忧。
正如富士通半导体ASIC/COT业务市场部副经理刘哲女士在不久前“IC制造和设计”论坛上指出的，“现在中国的IC设计公司大概有300多家，营业额在10M美金以上的可能不到10%，在100M美金以上的可能不到10家，
总体来讲中国IC设计产业还不是很健全，同质竞争严重，缺乏创新。我研究了一下过去5年中统计的中国十大公司，发现5年都能上榜的大概只有5家，市场的优胜劣汰十分激烈。”那么本土IC设计业如何能够更好地在市场立足，在如此激烈的竞争中生存，并且不断的壮大自己？
刘哲及富士通半导体IP平台解决方案事业部副总经理安佛英明先生针对这个话题在论坛做了题为“富士通半导体SoC设计和芯片代工解决方案”的演讲，分析了目前中国本土IC设计业在SoC设计中所面临的挑战和应对方法，并宣布了富士通半导体为中小型IC设计公司量身定制的55nm最新设计和制造服务解决方案从7月开始提供PDK和library给客户进行设计。
SoC设计挑战分析“目前业界在SoC设计上遇到的挑战最关键有两点：一是Time-to-Market，二是cost。迎接这个挑战就要从——工艺制程（Process）、IP、设计三个方面下工夫。选择正确的工艺，有竞争力的IP及先进的设计方法是SoC成功的关键。”刘哲简洁明了地概括了SoC设计的成功之道。
她特别强调了所谓正确的工艺制程并不是指最先进的工艺制程，而是最有性价比的，符合中国本土IC公司承受能力的，既能够保证产品上市时间又降低成本的合适工艺制程。那么到底什么才是中国本土IC设计真正需要的工艺制程呢？
55nm——中国IC设计真正之“渴”如今的消费类电子市场竞争已经进入白热化阶段，客户的需求、竞争对手的挑战都使得中国本土IC设计公司面临巨大的生存压力。另一方面，摩尔定律面临极限挑战，高端工艺因其高昂的前期投入成为中小设计公司可望而不可即的奢侈品。
此外，低功耗的要求促使芯片设计者不得不追逐最新的40nm和28nm工艺，但这意味着巨大的风险和投入，无论是工艺还是IP的投入和成熟度都在一定程度上阻碍了许多想法最终转变成硅片。
从2010年开始，中国开始出现越来越多的40nm设计，其中不乏几千万门级的智能终端IC。但40nm工艺超过百万美元的一次NRE费用着实让中国本土IC公司“伤不起”，加上IP方面不菲的投资以及整合验证，使得项目风险很大。如何以更低的投入最大化地利用主流的且成熟的65nm工艺去设计产品是业界很多公司都在寻求的目标。
富士通半导体ASIC/COT业务部最新推出的两套创新的55nm工艺制程CS250L和CS250S引起与会业内人士的高度关注，他们可帮助中国便携消费类终端IC设计公司以65nm的成本水平实现功耗大幅降低、性能堪比40nm工艺的设计，对成本、上市时间和功耗极其敏感的消费终端ASIC设计意义重大。
CS250L和CS250S的推出可以说恰逢其时，使得中国消费电子IC厂商又多了一种选择，可不用急于往40nm节点冒进，在实现接近功耗的同时不仅能保护现有在65nm上的IP投资，而且NRE的费用仍像65nm一样处于能承受的水平，因此非常适合中国的国情。使65nmIP可直接用于55nm工艺“模拟IP是通往真实世界的接口，但是大家都知道模拟IP的使用和工艺制程是非常相关的，比如一个IP在65nm的工艺制程下能用，可是到了55nm的时候就要换基于55nm工艺的IP了。
富士通半导体解决了这个问题，凭借我们在模拟IP方面多年的技术积累，我们的65nm工艺IP可以直接用于55nm工艺中，这就极大地保护了客户投资。”刘哲表示。“另外，从晶圆代工、IP授权、设计服务以及封装测试，富士通半导体强调的是一站式增值设计服务，可将客户的成本、风险、上市时间降至最低。”她补充道。
富士通半导体的上述两套全新55nm工艺是基于65nm技术而开发，可使客户保护以往的投资。其中CS250L是基于对现有65nm后端工艺而优化的全新标准单元、SRAM，可使整体功耗降低20%，芯片面积则节省15%左右。最大的特点是全套65nmIP不需要重新做移植，GDSII网表可以直接使用。图3展示了CS250L的关键优势。
以55nm工艺提供接近40nm的功耗以55nm工艺提供接近40nm的功耗，同时还不会降低性能，理论上讲这似乎不太可能。不过富士通半导体和美国SuVolta公司合作开发的新制程CS250S使得“HalfthePOWER，AllthePerformance”变成现实。
过去，虽然芯片的工艺制程技术一直在飞速进步，不过自从进入0.18微米（180nm）时代，CPU核心电压降至1.xV级别后，即使是目前实际生产用最新的28nm制程也只能使核心电压维持在1V左右。“高”电压带来的功耗问题也使移动计算方面处处受限，目前智能手机、平板电脑等最大的问题之一就是功耗和续航。
而芯片电压之所以无法突破1V的重要原因之一就是低压无法驱动内部的SRAM模块。使电压阈值下降至0.4V左右。DDCTM晶体管制造的嵌入式576KbSRAM模块最低可在0.425V电压下工作，相比目前常用SRAM最低0.7V左右的工作电压减少了40%左右。相对于效果类似的ETSOI和Tri-Gate制程，富士通半导体的这种技术更加简便易行。富士通半导体应客户要求将低功耗特性全面导入对应的产品中，对于逐渐SoC化的移动处理器来说这绝对是个好消息。图4显示了576kSRAM宏模块在不同电压下的良率。良率由所有比特都通过的宏模块数目计算而得。
CS250S是一项革命性的创新技术，通过全新设计的DDCTM（DeeplyDepletedChannel）晶体管技术，可以将现有65nm的功耗降低到原来的一半，而性能不受到任何影响，同时可很好地改善工艺生产造成的功耗波动。如下图5所示，在fastcorner的最坏情况下，采用CS250S（55nm）的工艺制程其静态功耗和动态功耗均比采用65nm工艺制程降低50%，而且fastcorner和slowcorner更加集中，对于封装热阻的考虑变得更加收敛。
完整、经过验证的一站式IP平台前文曾指出，SoC的成功除了选择合适的工艺制程外，有竞争力的IP也是关键。客户的SoC中要用到各种不同的IP，尤其当遇到与工艺制程相绑定的模拟IP的时候，选择就不是那么的灵活，而富士通半导体完整的，经过验证的低功耗模拟IP，可以为SoC设计带来福音。[!--empirenews.page--]
早在上世纪90年代，富士通半导体就在中国大陆开始推广ASIC方案和设计服务，最初客户以通讯和网络IC公司为主。2006年，该公司又在中国开始推广其日本代工厂的COT服务，以便为中国客户提供90nm和65nm工艺的ASIC设计、IP、晶圆代工等多元化的服务，很多应用如卫星电视、CMMB等消费类应用芯片都是在富士通日本晶圆厂投片生产的（40nm以下设计是转由台积电代工）。
从2008年开始起，他们中国客户中消费类电子IC厂商的比重逐年升高。安佛英明在演讲中指出：“上市时间是消费类终端芯片产品取得成功的最重要因素，而迅速地整合IP资源是达到这一诉求的关键。富士通半导体提供非常完整的针对这类应用芯片的解决方案，提供诸如USB、HDMI、PCIE、SATA、MIPI、ARMCPU、AD/DA、电源管理等诸多经过严格评估和量产验证的IP。而这些IP大部分都是富士通内部开发的，如此省去了客户为寻找各个IP而去和不同IP供应商谈判的时间。从芯片的风险角度来讲，一旦芯片出现IP的质量问题，客户也无需为此而在各个IP供应商之间周旋。从成本角度，富士通半导体所提供的打包IP方案也会帮助节省客户初期的IP投入。”
灵活的商业模式此次参展的不少IC设计服务公司都强调从spec-in阶段就或深或浅地参与到客户（即包括IC设计公司也有想自己开IC的系统公司）项目中，除了IP、后端设计，与Foundry和封装厂打交道的事儿，也可以大部分委托给这些专业IC设计服务公司，因而产品创新周期大大缩短，降低成本。灵活的商业模式在如今的市场环境下显得至关重要。
传统的COT模式使得客户很难将所有的服务如Design、IP/Library、Mask、WaferManufacture、Shuttle、Assembly、Test、FailureAnalysis、E-Fab整合在一起。而传统的ASIC模式则表现出高成本，低灵活性。
显然，传统的商业模式已经不能适应现今市场对于IC设计服务的要求了。富士通半导体提供非常灵活的商业模式，从ASIC到COT之间有PureASIC、TGDASIC、Foundry+（DS,FTK）、Foundry+（IPSupport）、PureFoundry这五种服务模式可供客户选择。刘哲强调说：“富士通半导体将抛开传统IDM公司的业务模式，愿为中国本土IC设计公司的成长提供工艺、IP、设计等支持，并搭载灵活的商业模式，致力于成为本土半导体公司的强有力合作伙伴。”
正如富士通半导体ASIC/COT业务市场部副经理刘哲女士在不久前“IC制造和设计”论坛上指出的，“现在中国的IC设计公司大概有300多家，营业额在10M美金以上的可能不到10%，在100M美金以上的可能不到10家，
总体来讲中国IC设计产业还不是很健全，同质竞争严重，缺乏创新。我研究了一下过去5年中统计的中国十大公司，发现5年都能上榜的大概只有5家，市场的优胜劣汰十分激烈。”那么本土IC设计业如何能够更好地在市场立足，在如此激烈的竞争中生存，并且不断的壮大自己？
刘哲及富士通半导体IP平台解决方案事业部副总经理安佛英明先生针对这个话题在论坛做了题为“富士通半导体SoC设计和芯片代工解决方案”的演讲，分析了目前中国本土IC设计业在SoC设计中所面临的挑战和应对方法，并宣布了富士通半导体为中小型IC设计公司量身定制的55nm最新设计和制造服务解决方案从7月开始提供PDK和library给客户进行设计。
SoC设计挑战分析“目前业界在SoC设计上遇到的挑战最关键有两点：一是Time-to-Market，二是cost。迎接这个挑战就要从——工艺制程（Process）、IP、设计三个方面下工夫。选择正确的工艺，有竞争力的IP及先进的设计方法是SoC成功的关键。”刘哲简洁明了地概括了SoC设计的成功之道。
她特别强调了所谓正确的工艺制程并不是指最先进的工艺制程，而是最有性价比的，符合中国本土IC公司承受能力的，既能够保证产品上市时间又降低成本的合适工艺制程。那么到底什么才是中国本土IC设计真正需要的工艺制程呢？
55nm——中国IC设计真正之“渴”如今的消费类电子市场竞争已经进入白热化阶段，客户的需求、竞争对手的挑战都使得中国本土IC设计公司面临巨大的生存压力。另一方面，摩尔定律面临极限挑战，高端工艺因其高昂的前期投入成为中小设计公司可望而不可即的奢侈品。
此外，低功耗的要求促使芯片设计者不得不追逐最新的40nm和28nm工艺，但这意味着巨大的风险和投入，无论是工艺还是IP的投入和成熟度都在一定程度上阻碍了许多想法最终转变成硅片。
从2010年开始，中国开始出现越来越多的40nm设计，其中不乏几千万门级的智能终端IC。但40nm工艺超过百万美元的一次NRE费用着实让中国本土IC公司“伤不起”，加上IP方面不菲的投资以及整合验证，使得项目风险很大。如何以更低的投入最大化地利用主流的且成熟的65nm工艺去设计产品是业界很多公司都在寻求的目标。
富士通半导体ASIC/COT业务部最新推出的两套创新的55nm工艺制程CS250L和CS250S引起与会业内人士的高度关注，他们可帮助中国便携消费类终端IC设计公司以65nm的成本水平实现功耗大幅降低、性能堪比40nm工艺的设计，对成本、上市时间和功耗极其敏感的消费终端ASIC设计意义重大。
CS250L和CS250S的推出可以说恰逢其时，使得中国消费电子IC厂商又多了一种选择，可不用急于往40nm节点冒进，在实现接近功耗的同时不仅能保护现有在65nm上的IP投资，而且NRE的费用仍像65nm一样处于能承受的水平，因此非常适合中国的国情。使65nmIP可直接用于55nm工艺“模拟IP是通往真实世界的接口，但是大家都知道模拟IP的使用和工艺制程是非常相关的，比如一个IP在65nm的工艺制程下能用，可是到了55nm的时候就要换基于55nm工艺的IP了。
富士通半导体解决了这个问题，凭借我们在模拟IP方面多年的技术积累，我们的65nm工艺IP可以直接用于55nm工艺中，这就极大地保护了客户投资。”刘哲表示。“另外，从晶圆代工、IP授权、设计服务以及封装测试，富士通半导体强调的是一站式增值设计服务，可将客户的成本、风险、上市时间降至最低。”她补充道。
富士通半导体的上述两套全新55nm工艺是基于65nm技术而开发，可使客户保护以往的投资。其中CS250L是基于对现有65nm后端工艺而优化的全新标准单元、SRAM，可使整体功耗降低20%，芯片面积则节省15%左右。最大的特点是全套65nmIP不需要重新做移植，GDSII网表可以直接使用。图3展示了CS250L的关键优势。
以55nm工艺提供接近40nm的功耗以55nm工艺提供接近40nm的功耗，同时还不会降低性能，理论上讲这似乎不太可能。不过富士通半导体和美国SuVolta公司合作开发的新制程CS250S使得“HalfthePOWER，AllthePerformance”变成现实。
过去，虽然芯片的工艺制程技术一直在飞速进步，不过自从进入0.18微米（180nm）时代，CPU核心电压降至1.xV级别后，即使是目前实际生产用最新的28nm制程也只能使核心电压维持在1V左右。“高”电压带来的功耗问题也使移动计算方面处处受限，目前智能手机、平板电脑等最大的问题之一就是功耗和续航。
而芯片电压之所以无法突破1V的重要原因之一就是低压无法驱动内部的SRAM模块。使电压阈值下降至0.4V左右。DDCTM晶体管制造的嵌入式576KbSRAM模块最低可在0.425V电压下工作，相比目前常用SRAM最低0.7V左右的工作电压减少了40%左右。相对于效果类似的ETSOI和Tri-Gate制程，富士通半导体的这种技术更加简便易行。富士通半导体应客户要求将低功耗特性全面导入对应的产品中，对于逐渐SoC化的移动处理器来说这绝对是个好消息。图4显示了576kSRAM宏模块在不同电压下的良率。良率由所有比特都通过的宏模块数目计算而得。
CS250S是一项革命性的创新技术，通过全新设计的DDCTM（DeeplyDepletedChannel）晶体管技术，可以将现有65nm的功耗降低到原来的一半，而性能不受到任何影响，同时可很好地改善工艺生产造成的功耗波动。如下图5所示，在fastcorner的最坏情况下，采用CS250S（55nm）的工艺制程其静态功耗和动态功耗均比采用65nm工艺制程降低50%，而且fastcorner和slowcorner更加集中，对于封装热阻的考虑变得更加收敛。
完整、经过验证的一站式IP平台前文曾指出，SoC的成功除了选择合适的工艺制程外，有竞争力的IP也是关键。客户的SoC中要用到各种不同的IP，尤其当遇到与工艺制程相绑定的模拟IP的时候，选择就不是那么的灵活，而富士通半导体完整的，经过验证的低功耗模拟IP，可以为SoC设计带来福音。[!--empirenews.page--]
早在上世纪90年代，富士通半导体就在中国大陆开始推广ASIC方案和设计服务，最初客户以通讯和网络IC公司为主。2006年，该公司又在中国开始推广其日本代工厂的COT服务，以便为中国客户提供90nm和65nm工艺的ASIC设计、IP、晶圆代工等多元化的服务，很多应用如卫星电视、CMMB等消费类应用芯片都是在富士通日本晶圆厂投片生产的（40nm以下设计是转由台积电代工）。
从2008年开始起，他们中国客户中消费类电子IC厂商的比重逐年升高。安佛英明在演讲中指出：“上市时间是消费类终端芯片产品取得成功的最重要因素，而迅速地整合IP资源是达到这一诉求的关键。富士通半导体提供非常完整的针对这类应用芯片的解决方案，提供诸如USB、HDMI、PCIE、SATA、MIPI、ARMCPU、AD/DA、电源管理等诸多经过严格评估和量产验证的IP。而这些IP大部分都是富士通内部开发的，如此省去了客户为寻找各个IP而去和不同IP供应商谈判的时间。从芯片的风险角度来讲，一旦芯片出现IP的质量问题，客户也无需为此而在各个IP供应商之间周旋。从成本角度，富士通半导体所提供的打包IP方案也会帮助节省客户初期的IP投入。”
灵活的商业模式此次参展的不少IC设计服务公司都强调从spec-in阶段就或深或浅地参与到客户（即包括IC设计公司也有想自己开IC的系统公司）项目中，除了IP、后端设计，与Foundry和封装厂打交道的事儿，也可以大部分委托给这些专业IC设计服务公司，因而产品创新周期大大缩短，降低成本。灵活的商业模式在如今的市场环境下显得至关重要。
传统的COT模式使得客户很难将所有的服务如Design、IP/Library、Mask、WaferManufacture、Shuttle、Assembly、Test、FailureAnalysis、E-Fab整合在一起。而传统的ASIC模式则表现出高成本，低灵活性。
显然，传统的商业模式已经不能适应现今市场对于IC设计服务的要求了。富士通半导体提供非常灵活的商业模式，从ASIC到COT之间有PureASIC、TGDASIC、Foundry+（DS,FTK）、Foundry+（IPSupport）、PureFoundry这五种服务模式可供客户选择。刘哲强调说：“富士通半导体将抛开传统IDM公司的业务模式，愿为中国本土IC设计公司的成长提供工艺、IP、设计等支持，并搭载灵活的商业模式，致力于成为本土半导体公司的强有力合作伙伴。”
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