ASIC生态链行将大变！2.5D封装催生全球最大FPGA

2011年10月26日，Xilinx正式在全球同时宣布其拥有2百万LE（逻辑单元）的Virtex-7 2000T已经可以向全球客户提供样片。赛灵思亚太区销售及市场总监张宇清表示：“我们已经向早期客户提供了数千片Virtex-7 2000T 28nm FPGA样片，包括美国的一家无线通信芯片供应商和日本一家裸眼3DTV芯片供应商，而且我们现在手里还有充足的样片，可以随时满足客户的需要。”

Virtex-7 2000T是目前行业内第一款采用2.5D封装技术做出的可实际交付客户使用的样片，Xilinx也由此成为行业内第一个做出2.5D封装产品的供应商。2.5D封装技术使得Xilinx可以第一个在行业内做出具有68亿个晶体管或2百万个LE的28nm FPGA。

通过这种技术，赛灵思让器件的发展步伐超过了摩尔定律的速度。Virtex-7 2000T FPGA的容量是目前市场同类最大28nm器件的两倍，而且比赛灵思最大型的Virtex-6 FPGA大2.5倍。

Xilinx全球高级副总裁兼亚太区执行总裁汤立人指出：“此时此刻，我们最大竞争对手还只是宣布，其28nm FPGA的最大容量只能做到98万个LE或39亿个晶体管，而且还不知什么时候这么大容量的28nm FPGA能够做出样片。”

这里所提的2.5D封装技术指的就是Xilinx一年前宣布的业界首个堆叠硅片互联技术（SSI，Stack Silicon Interconnect），其核心是Xilinx拥有专利的ASMBL架构。汤总骄傲地说，仅经过一年的发展，2.5D封装的可靠供应链就已经形成并实现了成功样产。

赛灵思可编程平台开发高级副总裁 Victor Peng 也指出：“Virtex-7 2000T FPGA 标志着赛灵思创新和行业协作史上的一个重大里程碑。对于客户而言， 其重大意义在于如果没有堆叠硅片互联（SSI）技术，至少要等演进到下一代工艺技术，才有可能在单个FPGA中实现如此大的晶体管容量。现在，有了Virtex-7 2000T FPGA， 客户能立即为现有设计增添新的功能，不必采用ASIC，单个FPGA 解决方案就能达到3-5个FPGA 解决方案的功能，因而可大幅降低成本。或者现在就可以开始采用我们的最大容量FPGA进行原型设计和构建系统仿真器，和通常的更新换代速度相比， 至少可以提前一年时间。”

从历史上看，FPGA 产品系列中的最大器件通常是最后才向客户推出的，这是因为半导体工艺的发展有一个爬斜坡的过程，最大器件的单位晶圆良率达到一定水平才能在经济上做到可行，这是需要时间的。赛灵思的 SSI 技术突破了这一挑战，通过将四个不同FPGA芯片在无源硅中介层上互联，构建了世界最大容量的可编程逻辑器件，从而解决了无缺陷大型单芯片的制造挑战。

一个Virtex-7 2000T可以提供1.5TMAC DSP性能和2百万个LE，但功耗只有19W。如果与Altera尚未样产的最大容量28nm Stratix-V相比，4个Straix-V FPGA合起来也只能提供1.2TMAC DSP性能，2个Stratix-V合起来也只有190万个LE。从功耗层面来看，4个Stratix-V合起来功耗就有80W，如果再算上连接这些FPGA的I/O功耗，整体功耗将达到112W。

因此，汤总强调指出：“Virtex-7 2000T无论在带宽、容量还是功耗方面都实现了里程碑式性能突破，它可以提供16个28Gbps串行收发器、72个13Gbps串行收发器、2.8Tbps串行带宽（比任何单硅片方案高3倍），而且客户市场对该产品的反应非常正面，目前我们已经拿到了很多订单。”

过去，促使系统制造商采用大型ASIC的商业意义主要有以下四点：批量制造时降低成本、更低功耗、更高计算性能、以及防止竞争对手复制产品。但今天，Virtex-7 2000T的上市正使得大型ASIC存在的商业意义越来越低，ASIC设计生态链面临衰退甚至消亡的现实风险。

首先，今天高端电子设备需求市场变化越来越快，标准演化速度也越来越快，如4G通讯标准和局端设备，这意味着电信运营商不太可能一次下很大的订单，而今天随着CMOS工艺进入到40nm和28nm节点，NRE费用越来越高（如一次28nm NRE费已上升到6千万人民币），这意味着如没有足够的ASIC订量，使用ASIC不见得能达到降低成本的效果。如果再考虑到漫长的ASIC设计开发期间（一般为两年）市场对ASIC的设计规格要求很可能会改变或增加，原有的ASIC设计很可能会被完全推翻，这不仅会进一步拖长开发周期，而且开发费用也会成倍地增长。但如采用Virtex-7 2000T，不仅开发周期至少可减少一年，而且其灵活的可编程性可以很低的成本随时满足客户市场不断变化的需求，也就是说它可有效彻底地消除上述商业问题或风险。



Virtex-7 2000T FPGA为客户提供了通常只有大容量 ASIC 才具备的容量、性能和功耗水平，更增加了可重编程的优势。由于越来越多的系统和市场对 ASIC 的开发成本感到难以承受，Virtex-7 2000T FPGA 为那些面临ASIC修改风险和超过5，000万美元的28nm 定制IC NRE成本的设计， 提供了一个独特的、可扩展的替代解决方案。

其次，Virtex-7 2000T采用的TSMC已量产的28nm HPL工艺可以提供很低的静态和动态功耗，虽然与完全优化的ASIC相比功耗可能还会高一些，但如从系统功耗角度来看，Virtex-7 2000T常常可做的更低。

第三，过去最大型的FPGA也只能提供40万左右LE，这使得很多复杂系统制造商只能采用ASIC来提供高集成度和很高的计算性能，如采用FPGA，则必须采用多片才能达到系统所需的计算性能，而这样做会带来两大问题：集成度达不到系统要求和开发周期因复杂的系统分割而拖得很长。幸运的是，今天Xilinx借助业界领先的2.5D封装技术已使得Virtex-7 2000T的容量大幅提升到2百万个LE，这使得高达2千万门的ASIC也可以轻松用2000T来实现。

第四，今天的FPGA已支持业界最复杂的加密算法，客户已不再需要靠ASIC来保护自己的知识产权。而且，今天很多芯片供应商都可以提供完整的系统解决方案，客户市场拷贝对手产品的需求已不再那么强烈。

在推测Altera会否也采用2.5D封装技术快速推出更大容量的FPGA之前，我们首先研究一下Xilinx的2.5D封装技术有何特色。

Xilinx针对Virtex-7 2000T打造的SSI技术的基本概念是：在65nm无源硅中介层上并排连接着几个28nm硅FPGA切片（有源切片），该切片再由穿过该中介层的金属连接，与印制电路板上不同IC通过金属连线互联通信的方式类似。[!--empirenews.page--]

2.5D封装主要由以下几个技术构成：TSMC已宣布量产的28nm HPL工艺和硅通孔（TSV）技术、Amkor的微凸块/芯片分离/CoC连接和组装技术、IBIDEN的封装基片技术、以及Xilinx的统一架构/中介层和最终测试技术。

汤总表示，除了Xilinx独有的ASMBL统一架构、中介层和测试技术以外，其它各供应商的2.5D封装技术都是开放的，谁都可以用。不过，最关键的技术是我们的统一架构技术。我们将4个经ASMBL架构优化的FPGA Slice并排排列在硅中介层上，Slice之间拥有超过10，000个过孔走线，时延仅为1纳秒。然后再通过微凸块将硅片连接至硅中介层。这样方法可避免垂直硅片堆叠方法出现的散热问题。

因此，汤总认为，从这个意义上来说，我们的竞争对手即便想采用2.5D封装技术，恐怕也不是那么容易就能轻易做到，除非它们也彻底改变其芯片的架构。

此外，为了打消部分人士担心因为芯片发热、造成中介层发生线路断裂而影响系统可靠性的顾虑，汤立人表示，“应力仿真模型还显示出SSI堆叠硅片技术的另一项优势。与单片解决方案相比，硅中介层起到了缓冲作用，降低了低介电电介质应力，并提升了C4凸块的可靠性。另外，对堆叠芯片进行的广泛的热效应仿真显示，采用堆叠硅片互联技术的器件的热性能可与单片器件相媲美。”

赛灵思亚太区销售及市场总监张宇清补充说，采用堆叠硅片互联技术的另一个优势在于，堆叠硅片FPGA能够当作单片器件来使用，设计人员仅需创建并管理一个设计项目，堆叠硅片互联技术的布线对用户而言是透明的，用户可以使用标准时序收敛流程来进行设计构建和调试。而如果同时管理多个FPGA器件，就必然会涉及I/O多路复用及其他设计技巧，从而使实现贯穿多个设计的时序收敛变得极富挑战性。

那么，为什么Xilinx不直接采用目前很热的3D封装技术而首先选择2.5D封装技术呢？到底3D封装和2.5D封装之间有什么区别？

汤总说，真正的3D封装技术是有源芯片堆叠在有源芯片之上，但它带来的一个首要问题就是夹在硅衬底和最上面有源芯片之间的中间有源芯片如何散热，业界目前还没找到有效的方法。其次，两个堆叠有源芯片之间的互联必须靠金属过孔来实现，但开孔会带来应力问题，并影响到周围电路的性能。最后，在中间有源芯片上很难实现微凸块和硅通孔。这三大问题导致目前3D封装只成功应用于制造存储器。

“目前3D封装技术还不成熟，还有很多问题有待解决。因此2.5D封装技术不是一个过渡技术，它可以发展很多年，并至少在2015年将得到蓬勃发展。”汤总指出，“但必须强调，赛灵思也同样看好不带中介层的完全 3D IC 堆叠技术前景，只是该技术在整个产业中实现标准化还要花费更长的时间。”

Xilinx的2.5D封装技术是在无源金属中介层上并排放置FPGA切片，由于中介层是无源的，因此除了 FPGA 芯片本身功耗外不会造成其他任何热问题。此外， 由于芯片在硅中介层上并排放置，SSI 技术能够避免多个芯片堆叠造成的功耗和可靠性问题。最后，它也没有硅通孔带来的应力问题。

SSI技术非常可靠。汤总表示：“一般说来，SSI 封装架构的内应力小于同样大小的单片式倒装片 BGA 封装，因为较薄的中介层能有效分解堆积的内压力。因此，我们可以通过减少封装中的最大塑性应变来提升热机械性能。”

Virtex-7 2000T目前主要有三个目标应用市场。第一个全新进入的应用市场是替代有线通信和存储区域网市场使用的大型ASIC和ASSP，2000T FPGA可为超过2千万门的大容量ASIC提供替代产品。

汤总透露说，曾有一个客户计划开发一颗约2千万门的ASIC，要求性能达到Tb级、功耗预算约30瓦、以及2年内开发完成，但立项后的实际情况是，由于在设计中期必须支持新的功能，因此必须在原有ASIC芯片基础上再配搭2个Xilinx FPGA才能满足设计要求，从而导致项目总功耗上升到70W，开发时间也延长到3年。

汤总表示，如果该项目一开始就采用Virtex-7 2000T，那么达到设计要求所需的开发时间可缩短到一年以内，上市时间可缩短2年，产品快速上市不仅可赢得订单批量不断增加，而且FPGA灵活性可使其市场生存周期更长。

更重要的是，汤总强调，今天开一颗28nm ASIC至少需要6千万人民币，还很难保证一次流片成功，而用2000T实现根本就不需要预先投入这么大的NRE费用。

Virtex-7 2000T的第二个应用市场是实现大规模系统集成，2000T的高性能可有效降低系统成本和功耗、以及提高性能，进一步拓展有线通信、无线通信、存储控制和视频处理系统市场。

今天大多数高端集成系统都由以下几个部分组成：2个CPU、一个算法加速引擎、一个FPGA用作IO单元、一个FPGA用作用户接口、一个FPGA用作存储器控制器。这样的集成系统通常有以下四个局限性：多芯片系统影响下一代产品演进速度、FPGA 之间的信号传输时延限制了性能、用标准器件 I/O 创建多个 FPGA 之间的逻辑连接会造成不必要的功耗、多芯片软件分割的复杂性会延长产品上市时间。

汤总表示：“如果该客户采用Virtex-7 2000T，那么它可以获得以下四大独特好处：实现100%系统集成、功耗降低7倍、提供5倍高且可扩展的性能、设计时间缩短4倍。”

第三个目标应用市场是加速原型和模拟仿真，2000T可用以实现更大容量ASIC原型仿真、提高精度和缩短开发时间。

今天的ASIC系统原型和模拟仿真客户都希望尽早用上大容量FPGA和希望FPGA提供类似ASIC的性能，但目前的现实是：大型FPGA由于良率原因通常最迟推出；如用多个FPGA来开发原型系统，则又存在分区让设计复杂化和限制性能的问题。

汤总说：“我们有个客户曾使用现有的FPGA来开发ASIC系统原型，需要使用64个FPGA才能仿真10个ASIC，系统开发复杂度使得该客户要到2013年Q4才能提供10套原型系统用于系统开发。但2000T出来后，它只需使用16个FPGA就可仿真13个ASIC，大大加快了系统原型的开发速度。”

EDA设计工具分析师兼ASIC方法专家Gary Smith指出，目前高端ASIC或ASSP设计平均包含4.2亿个门。“我听说过的最大产品包含11亿个门。”由于门的数量很多，不管是商用仿真系统，还是自己动手设计的 ASIC 原型设计电路板，90% 以上的 ASIC 设计团队都要采用某种形式的硬件辅助验证系统。

传统上，创建商用模拟仿真系统的公司或自己进行原型设计的团队一直是厂商推出最大型 FPGA 产品的首批使用客户。商用仿真系统供应商希望尽可能提高 FPGA 的容量。汤总指出：“尤其是这个市场的设计，将因为拥有Virtex-7 2000T超越摩尔定律的容量而获益匪浅。Virtex-7 2000T可以让他们现在即可向他们的客户推出拥有下一代容量的仿真系统，并最终使得这些客户大大缩短开发时间，并更快向市场推出更多新的、更具创新性的产品。”[!--empirenews.page--]

大多数商用模拟仿真系统包括两个或两个以上电路板，以及数个FPGA，这具体取决于客户需要模拟仿真的ASIC、IP甚至系统的大小。同时，模拟仿真系统的客户可用其加速验证，确保设计功能正常，而且能为软件团队提供设计的硬件版本，帮助软件团队尽快启动开发工作，等代工厂推出实体芯片ASIC后就能基本完成软件设计。这当然有助于加快产品上市进程。

就商用模拟仿真系统的典型使用模式而言，用户首先用传统的 EDA 验证软件来设计 ASIC 或 IP并验证其功能，做好这步工作之后，就能在商用仿真器中实现寄存器传输级（RTL）版本设计，以便进一步进行设计验证。每个仿真器厂商通常提供自己的软件，配合赛灵思的设计软件工作，以综合RTL，并将ASIC设计分区到不同的模块，让这些模块在仿真器中的各个FPGA上实现优化分配。模拟仿真厂商的软件连接到运行不同 EDA 验证工具的工作站或PC上，在仿真器上运行的同时进行设计测试。

模拟仿真厂商也提供了低成本的选择，有时称作仿真器的“复制品”或者统称为“原型系统”。这些低成本选择只能仿真ASIC功能。公司为软件团队提供这些系统，旨在帮助他们快速开发日后将在设计中运行的驱动程序、固件和应用。

更大型的FPGA能让模拟仿真厂商推出更高容量的模拟仿真系统，也能用较少的FPGA构建中低容量的系统，从而提升在该系统上运行的设计的整体时钟速度的同时，降低功耗和材料清单成本。汤总说：“Virtex-7 2000T容量非常大，厂商甚至能够在单个FPGA芯片基础上构建仿真器。由于设计运行的芯片数量减少，甚至只需要一个芯片，因此系统整体性能也能变得更快。”

如果设计团队买不起市场上现成的价值可能超过百万美元的昂贵模拟仿真系统，Virtex-7 2000T也是不错的选择。汤总指出：“许多设计团队都构建自己的定制开发板来进行 ASIC或整个系统功能的原型和/或模拟仿真，快速启动软件开发。即便用仿真系统来开发自己 IC 的设计人员也能为软件团队提供自己的不同版本的 FPGA。”

除了有利于 ASIC 和 IP 模拟仿真及原型外，Virtex-7 2000T对希望降低系统功耗、增强性能和系统功能的系统架构师也极富吸引力。

汤总指出：“市场上使用多个FPGA的最终产品非常多。有了Virtex-7 2000T，就能在单个FPGA上集成数个FPGA的功能。系统集成提高了性能，因为所有这些功能都集中在了一个芯片上，系统集成后，避免了开发板上不同 IC 间的I/O接口，从而降低了功耗。I/O接口数量越多，功耗就越大，二者成正比关系。因此，设计性能越高、系统中IC数量越多，功耗也就越大。”

此外，系统功能在多个IC间的分区也是一项复杂工作，可能会延长设计时间，增加测试成本。多个器件整合到系统中能减小分区压力，同时还能降低验证和测试相关的成本。汤总表示：“由于容量比竞争对手的FPGA高出一倍还多，Virtex-7 2000T能让客户进一步提高集成度，相对于多芯片解决方案而言可将功耗降低四倍左右。此外，由于打破了I/O瓶颈，他们也能提升系统性能，同时因为取消不必要的设计分区而降低了系统的复杂性。架构师们也可以节省下大量的板级空间以便添加其他功能，或者能够缩小产品的尺寸。”

汤总表示，由于Virtex-7 2000T采用HPL工艺制造，因此晶体管的漏电流低于采用28nm高性能（HP）工艺技术实现的同类竞争器件。这就意味着Virtex-7 2000T的功耗， 仅相当于容量仅为其一半的竞争器件的水平。

最后但同样重要的是，对于那些无法求证在 28nm工艺节点开发ASIC或ASSP的成本和风险是否值当的、且越来越多不断增长的设计团队来说，Virtex-7 2000T同样很有吸引力。随着芯片工艺技术的不断发展，设计和制造成本也在不断飙升。28nm的ASIC或ASSP的NRE成本超过5，000万美元，而且一旦修改ASIC则可能把成本再增加近一半。设计过程中一旦因为疏忽犯了错，就会严重影响产品赢利，多次犯错就可能导致项目取消，错过市场机遇，甚至导致公司的倒闭。

Virtex-7 2000T可取代1，000万到2，000万门级的ASIC，避免了ASIC相关的NRE成本问题。汤总表示：“设计人员可以集中精力进行设计， 而无需再担心什么小错误会导致灾难性的返工修改。此外，Virtex-7 2000T具有可重编程性，如果设计人员犯了错误，对器件重新编程就可以了。”

虽然Virtex-7 2000T是一种超大容量器件，但对该器件的编程不需要在工作方法上做很大的调整。

最新版赛灵思设计工具已可支持Virtex-7 2000T。汤总表示：“用户现在就能立刻用Virtex-7 2000T进行设计。”