提升消费性电子竞争优势 SiP设计锦上添花
时间：2011-02-14 06:33:00
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[导读]由于SiP具备微型化、多性能导向、降低电磁干扰、低耗电、低成本和简化高速汇流排设计的优势，被视为是增加附加价值的重要手段，因而被广泛应用在消费性电子产品。未来堆叠式矽插技术，更将有助其发挥超越摩尔定律的优
由于SiP具备微型化、多性能导向、降低电磁干扰、低耗电、低成本和简化高速汇流排设计的优势，被视为是增加附加价值的重要手段，因而被广泛应用在消费性电子产品。未来堆叠式矽插技术，更将有助其发挥超越摩尔定律的优势。
系统封装(SiP)技术的发展已经有一段时间，一般而言，SiP技术可以带来微型化、缩短产品上市时间、提升晶片功能及异质晶片整合等优势，有助于提高产品的竞争力，被产业人士视为足以超越摩尔定律的技术。
首先，SiP将印刷电路板(PCB)上原本各自独立分离的积体电路与电子元件，经由封装技术整合在一起，省下了所占的面积、材料，使得电子产品在外观上达到轻薄短小的特色，发挥微型化(Miniaturization)的优势。而SiP可缩短产品上市时间(Time To Market)，相当符合电子产品随时代流行迅速变化的特性。
相对于印刷电路板的方式，SiP技术可以缩短金属连线的距离，进而降低其寄生阻抗，包括电阻、电感及电容，以提升传输速度、改善电磁干扰并减低耗电。
此外，即使晶片来自不的晶圆厂(Fab)，并拥有各式各样的技术、制程材料及尺寸，都能透过SiP技术将所有晶片整合在同一个封装内，达到异质整合的效果，使各种不同功能的晶片，都能选择最具成本效益的制程。
以射频(RF)元件为例，其制程微缩到90奈米的节点似乎遇到瓶颈，换言之，其实体面积受限于效能所需，已经难以再持续缩小。若将射频元件整合在65、40、28奈米的系统单晶片(SoC)制程，将必须负担昂贵的先进制程费用，元件却仍维持在相近的面积，难以有效降低成本。另外，又如传统动态随机存取记忆体(DRAM)、快闪记忆体的制程与逻辑制程更大不相同，若将嵌入式DRAM、快闪记忆体跟逻辑电路整合在同一个SoC内，其单位位元所占的面积将比传统制程大上许多，将使成本居高不下，这也就是为什么嵌入式DRAM、快闪记忆体的容量通常无法太大的原因，若系统需要较大容量的记忆体，势必须要外挂一个记忆体IC，或者透过SiP技术将元件整合在一起。其他类似的例子还包括矽锗(SiGe)或砷化镓(GaAs)高频(RF)元件及微机电系统(MEMS)的材料与制程，与逻辑制程有所不同，SiP技术就可藉机展现异质整合的特性。
不同技术的晶片在不同制程中，其微缩比率存在落差，假设90奈米世代的面积大小为1.0，在较先进的65奈米及45奈米世代时，其面积微缩的比率则不尽相同，其中输入/输出(I/O)和射频元件几乎没有任何改变(图1)，此时SiP的异质整合特性，就能提供另外一个最佳化成本和效能的解决方案；当然若能将异质元件整合进SoC，其讯号传输距离更短，性能提升，固然有其好处。
图1 不同技术晶片制程微缩比率
虽然SiP本身也有增加成本的可能，但藉由简化印刷电路板的设计与面积，可达到降低整体成本的好处，同时避免开发SoC所需的高额研发成本与较长的研发时程。
因此，几乎所有的消费性电子产品都涵盖在SiP的应用范畴之内，而非仅局限于某类特定类型产品的应用。与其问何种应用产品适合使用SiP技术，不如探讨上述的SiP优点能否提升某类产品的竞争力，如降低成本或缩短上市时间。消费性电子产品包括智慧型手机、数位相机、平板装置、智慧电视等，很多消费性电子产品所要求的特性，正好能与SiP所展现的优势相辅相成，因此也成为所有应用产品类别中，最频繁使用SiP产品的领域。
牵一发动全身KGD举足轻重
尽管SiP拥有很多优点，但不可避免的，SiP也碰到不少挑战与困难，例如已知良裸晶(KGD)的来源难觅，及针测(Probe Test)困难度较高，尤以类比(Analog)及射频类型的KGD最难处理，且一旦KGD碰到制程转换或停止生产，可能被迫在产品周期的中途遭到更换。此外，晶片、封装及电路板的协同设计与协同模拟(Co-design & Co-simulation)的技术，其复杂的程度随着传输速度提升也日益增高。当单一封装所整合的晶片数量愈多，其封装内部的空间愈狭窄，散热问题就愈不容易解决。至于传输速率愈高，或整合进来的晶片愈多，将使测试更加困难。且只要其中任一晶片失效，整颗封装也跟着失效，良率势必降低，造成成本提高，也使不良品分析的过程变得更复杂。
发挥产品价值SiP/SoC须慎选
创意电子发展SiP技术已多年，从原本架构比较简单的二维(2D)平面置放(Side-by-side)，演进到目前已经可以实现三维(3D)晶粒堆叠(Stacked)，累积了丰富的SiP设计与量产经验，并同时与国内外KGD供应商密切合作，形成夥伴关系。针对上述不同架构封装设计的挑战，创意电子更发展出独特的技术及解决的方法，与客户共同合作，开发出不少效能佳，且大幅提升竞争力的SiP产品。
在过去的30多年，同样大小的积体电路上，电晶体数目大抵依循摩尔定律(Moore's Law)，每18个月增加一倍的数量。但近几年来电晶体进一步微缩的技术越来越困难，业界因此投入矽穿孔(TSV)技术，将晶片堆叠，朝3D发展，俾能持续依循摩尔定律的经验法则。
TSV顾名思义是在矽晶片钻细孔，填入金属，藉此取代传统的金属打线，将金属连线总长度缩短到1毫米以下，能进一步降低寄生的电阻、电感及电容(RLC)阻抗，进而提高晶片本身的速度频宽，并降低功耗。TSV也可以达到较多输出端的需求，即Wide I/O概念，I/O端数目越多，传输速率可以更快。若从市场的需求来看，已有客户寻求一百二十八至二千零四十八个I/O的记忆体KGD，以达到每秒兆位元(Tera-bit/sec)等级的高速度频宽，目前已有记忆体厂商着手研发这一类的产品，相信未来1凛2年内即会有相关的产品上市(表1)。
事实上，使用堆叠技术的SiP也能算得上是3D IC的类别，上述3D SiP所碰到的很多问题，在3D TSV技术中也会出现，而且更加棘手。因此3D SiP设计、量产所累积的技术与经验，也将会是未来处理3D TSV问题的基础。前面提到SoC和SiP各有其优点和缺点，TSV也将如此，而这些技术未来也会同时存在，使用者应了解各别优点和缺点，整体考量应用产品的特性与要求后，选择一个最适合的技术，不必一味地追求最新的技术，或要求一定要使用何种技术。至于SoC、SiP及TSV在不同评比项目中相对优缺点，则可作为选择的参考(表2)。 [!--empirenews.page--]
(本文作者为创意电子SiP专案总监)
系统封装(SiP)技术的发展已经有一段时间，一般而言，SiP技术可以带来微型化、缩短产品上市时间、提升晶片功能及异质晶片整合等优势，有助于提高产品的竞争力，被产业人士视为足以超越摩尔定律的技术。
首先，SiP将印刷电路板(PCB)上原本各自独立分离的积体电路与电子元件，经由封装技术整合在一起，省下了所占的面积、材料，使得电子产品在外观上达到轻薄短小的特色，发挥微型化(Miniaturization)的优势。而SiP可缩短产品上市时间(Time To Market)，相当符合电子产品随时代流行迅速变化的特性。
相对于印刷电路板的方式，SiP技术可以缩短金属连线的距离，进而降低其寄生阻抗，包括电阻、电感及电容，以提升传输速度、改善电磁干扰并减低耗电。
此外，即使晶片来自不的晶圆厂(Fab)，并拥有各式各样的技术、制程材料及尺寸，都能透过SiP技术将所有晶片整合在同一个封装内，达到异质整合的效果，使各种不同功能的晶片，都能选择最具成本效益的制程。
以射频(RF)元件为例，其制程微缩到90奈米的节点似乎遇到瓶颈，换言之，其实体面积受限于效能所需，已经难以再持续缩小。若将射频元件整合在65、40、28奈米的系统单晶片(SoC)制程，将必须负担昂贵的先进制程费用，元件却仍维持在相近的面积，难以有效降低成本。另外，又如传统动态随机存取记忆体(DRAM)、快闪记忆体的制程与逻辑制程更大不相同，若将嵌入式DRAM、快闪记忆体跟逻辑电路整合在同一个SoC内，其单位位元所占的面积将比传统制程大上许多，将使成本居高不下，这也就是为什么嵌入式DRAM、快闪记忆体的容量通常无法太大的原因，若系统需要较大容量的记忆体，势必须要外挂一个记忆体IC，或者透过SiP技术将元件整合在一起。其他类似的例子还包括矽锗(SiGe)或砷化镓(GaAs)高频(RF)元件及微机电系统(MEMS)的材料与制程，与逻辑制程有所不同，SiP技术就可藉机展现异质整合的特性。
不同技术的晶片在不同制程中，其微缩比率存在落差，假设90奈米世代的面积大小为1.0，在较先进的65奈米及45奈米世代时，其面积微缩的比率则不尽相同，其中输入/输出(I/O)和射频元件几乎没有任何改变(图1)，此时SiP的异质整合特性，就能提供另外一个最佳化成本和效能的解决方案；当然若能将异质元件整合进SoC，其讯号传输距离更短，性能提升，固然有其好处。
图1 不同技术晶片制程微缩比率
虽然SiP本身也有增加成本的可能，但藉由简化印刷电路板的设计与面积，可达到降低整体成本的好处，同时避免开发SoC所需的高额研发成本与较长的研发时程。
因此，几乎所有的消费性电子产品都涵盖在SiP的应用范畴之内，而非仅局限于某类特定类型产品的应用。与其问何种应用产品适合使用SiP技术，不如探讨上述的SiP优点能否提升某类产品的竞争力，如降低成本或缩短上市时间。消费性电子产品包括智慧型手机、数位相机、平板装置、智慧电视等，很多消费性电子产品所要求的特性，正好能与SiP所展现的优势相辅相成，因此也成为所有应用产品类别中，最频繁使用SiP产品的领域。
牵一发动全身KGD举足轻重
尽管SiP拥有很多优点，但不可避免的，SiP也碰到不少挑战与困难，例如已知良裸晶(KGD)的来源难觅，及针测(Probe Test)困难度较高，尤以类比(Analog)及射频类型的KGD最难处理，且一旦KGD碰到制程转换或停止生产，可能被迫在产品周期的中途遭到更换。此外，晶片、封装及电路板的协同设计与协同模拟(Co-design & Co-simulation)的技术，其复杂的程度随着传输速度提升也日益增高。当单一封装所整合的晶片数量愈多，其封装内部的空间愈狭窄，散热问题就愈不容易解决。至于传输速率愈高，或整合进来的晶片愈多，将使测试更加困难。且只要其中任一晶片失效，整颗封装也跟着失效，良率势必降低，造成成本提高，也使不良品分析的过程变得更复杂。
发挥产品价值SiP/SoC须慎选
创意电子发展SiP技术已多年，从原本架构比较简单的二维(2D)平面置放(Side-by-side)，演进到目前已经可以实现三维(3D)晶粒堆叠(Stacked)，累积了丰富的SiP设计与量产经验，并同时与国内外KGD供应商密切合作，形成夥伴关系。针对上述不同架构封装设计的挑战，创意电子更发展出独特的技术及解决的方法，与客户共同合作，开发出不少效能佳，且大幅提升竞争力的SiP产品。
在过去的30多年，同样大小的积体电路上，电晶体数目大抵依循摩尔定律(Moore's Law)，每18个月增加一倍的数量。但近几年来电晶体进一步微缩的技术越来越困难，业界因此投入矽穿孔(TSV)技术，将晶片堆叠，朝3D发展，俾能持续依循摩尔定律的经验法则。
TSV顾名思义是在矽晶片钻细孔，填入金属，藉此取代传统的金属打线，将金属连线总长度缩短到1毫米以下，能进一步降低寄生的电阻、电感及电容(RLC)阻抗，进而提高晶片本身的速度频宽，并降低功耗。TSV也可以达到较多输出端的需求，即Wide I/O概念，I/O端数目越多，传输速率可以更快。若从市场的需求来看，已有客户寻求一百二十八至二千零四十八个I/O的记忆体KGD，以达到每秒兆位元(Tera-bit/sec)等级的高速度频宽，目前已有记忆体厂商着手研发这一类的产品，相信未来1凛2年内即会有相关的产品上市(表1)。
事实上，使用堆叠技术的SiP也能算得上是3D IC的类别，上述3D SiP所碰到的很多问题，在3D TSV技术中也会出现，而且更加棘手。因此3D SiP设计、量产所累积的技术与经验，也将会是未来处理3D TSV问题的基础。前面提到SoC和SiP各有其优点和缺点，TSV也将如此，而这些技术未来也会同时存在，使用者应了解各别优点和缺点，整体考量应用产品的特性与要求后，选择一个最适合的技术，不必一味地追求最新的技术，或要求一定要使用何种技术。至于SoC、SiP及TSV在不同评比项目中相对优缺点，则可作为选择的参考(表2)。 [!--empirenews.page--]
(本文作者为创意电子SiP专案总监)
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