用3D IC技术提供整体封装为工程师提供高效设计方案

对IC封装永无止境的改进给工程师提供了比以往更多的选择来满足他们的设计要求。随着越来越多的先进方法浮出水面，封装类型将变得越来越丰富。

今天，用更低的成本将更多功能集成进更小的空间占了主导地位，从而使得设计工程师可以将更多芯片堆叠在一起。因此，我们将会看到3D IC封装的快速普及。

3D IC技术蓬勃发展的背后推动力来自消费市场采用越来越复杂的互连技术连接硅片和晶圆。这些晶圆包含线宽越来越窄的芯片。

为了按比例缩小半导体IC，需要在300mm的晶圆上生成更精细的线条。据市场研究机构VLSI Research（图1）预测，虽然目前大多数量产的IC是基于55nm或55nm以下的设计节点，但这些设计规则将缩小至38nm或更小，到2013年甚至会缩小到27nm。



这些尺寸缩小了的IC设计促进了人们对高密度、高成本效益的制造与封装技术的需求，进而不断挑战IC制造商尽可能地减少越来越高的固定设备投资成本。

许多3D应用仍使用传统的球栅阵列（BGA）、方形扁平无引线（QFN）、引线栅格阵列（LGA）和小外形晶体管（SOT）封装。不过，更多应用正在转向两种主要技术：扇出晶圆级芯片尺寸封装（WLCSP）和嵌入式裸片封装。

目前，扇出WLCSP主要用于采用BGA的多引脚数（超过120个引脚）应用。嵌入式裸片封装技术适合用于引脚数较少的应用，这些应用将芯片和分立元件嵌入PCB基板，并采用微机电系统（MEMS）IC（图2）。



图2：IC、MEMS器件和其它元件将采用了WLCSP和硅通孔（TSV）技术的无源器件组合在一起。

德州仪器（TI）的研究人员认为，WLCSP正在向标准化的封装结构发展。WLCSP可以包含WLCSP IC、MEMS IC和无源器件的组合，并且这些器件通过硅通孔（TSV）技术互连。TSV的底层可以是一个有源WLCSP器件、仅一个中介层或一个集成式无源中介层。顶层可以是一个IC、一个MEMS器件或一个分立器件（图3）。



但不管是哪种封装类型，随着引脚数量和信号频率的增加，预先规划封装选项的需求变得越来越重要。例如，带有许多连接的引线键合封装可能由于高感应系数而要求在芯片上提供更多的电源缓冲器。焊接凸点类型、焊盘以及焊球的放置也会极大地影响信号完整性。

TSV：言过其实还是事实？

TSV技术本质上并不是一种封装技术方案，而只是一种重要的工具，它允许半导体裸片和晶圆以较高的密度互连在一起。基于这个原因，TSV在大型IC封装领域中是一个重要的步骤。但TSV不是推动3D封装技术进步的唯一方法。它们仅代表众多材料、工艺和封装开发的一个部分。

事实上，采用TSV互连的3D芯片还没有为大批量生产作好准备。尽管取得了一些进步，但它们仍主要限用于CMOS图像传感器、一些MEMS器件以及功率放大器。超过90%的IC芯片使用经过验证的引线键合方法进行封装。

TI公司策略封装研究和外协部门经理Mario A.Bolanos在今年的ConFab会议上指出，在3D芯片中使用TSV面临许多挑战。这些挑战包括：缺少电子设计自动化（EDA）工具，需要极具成本效益的制造设备和工艺，与热问题、电迁移和热机械可靠性相关的良率和可靠性数据不达标，以及复合良率损失及已知合格芯片（KDG）数据等。

与在750μm厚的硅晶圆上制造的传统IC不同，3D IC要求晶圆非常薄，厚度通常约100μm甚至更薄。鉴于这种超薄晶圆的脆弱性，迫切需要极其专业的临时键合和解键合设备，以确保晶圆结构的完整性，特别是在蚀刻和镀金工艺期间的高处理温度和应力下。在键合完成后，晶圆要执行一个TSV背面工艺，然后进行解键合步骤。这些典型步骤可产生更高的良率水平，从而支持更具成本效益的批量生产。

目前，在键合和工艺温度及相关可靠性方面还缺少TSV标准。晶圆位置的TSV分配标准化也是如此。如果有足够多的IC制造商来研究这些问题，那么在扩展TSV的互连作用方面还可以取得更大的进展。超过200℃至300℃的高工艺温度对于TSV的经济实现来说是不可行的。

提供3D集成技术的知识产权（IP）的Ziptronix公司将直接邦定互连（DBI）技术授权给了Raytheon Vision Systems公司。据Ziptronix公司介绍，低温氧化物邦定DBI技术是3D IC（图4）的一种高成本效益解决方案。



但是，许多半导体IC专家认为半导体行业正处于选择2D（平面）和3D设计的十字路口。考虑到制造、设计、工艺和掩膜成本，他们发现在从45nm设计节点转向32nm和28nm设计时，成本会增加三倍至四倍。在蚀刻和化学蒸气抛光以及处理应力效应问题等方面还需很多改进，这使得3D封装挑战愈加严峻。而这正是TSV技术的合适切入点。