封装薄型化需求殷　创新封装内联机技术问世

为在合理的设计制造成本下持续提升半导体组件的性能，各种堆栈式封装已大行其道。然终端产品对于产品外观厚度的要求亦不容轻忽，因此芯片3D堆栈仍受一定限制。新型封装内联机技术的问世，可望在功能增加与封装厚度的矛盾间取得新的平衡点。
拜更强大的基频(Baseband)与应用处理器所赐，手机的功能不断进步，运作频率也持续提升，业界也朝向采用层迭封装(PoP)堆栈技术。这些手机功能与处理器容量的提升，要归功于半导体制程技术的进步。举例来说，基频与应用处理器需要越来越多的内联机，迫使业界转而采用面数组式覆晶封装。此外，从引线搭接转向覆晶技术，对于PoP的设计与组装而言，也衍生出许多挑战与机会。

带动PoP堆栈的力量，主要是手机与其他掌上型电子装置须要缩小封装的底面积。除了得减少在主板上占用的空间，其面积不得超过内存，且须将逻辑组件封装并排外，PoP堆栈因为可减少零件之间的联机长度，故带来更好的电气效能。PoP封装符合固态技术协会(JEDEC)的相关标准，让制造商能向不同供货商购买逻辑与内存组件。逻辑堆栈上典型的PoP内存顶部与底部之间的球栅数组封装(BGA)内联机间距仅有0.65毫米(mm)，底部封装与主板的 BGA间距则为0.55毫米。现今采用PoP制程的双内存晶粒，顶部封装的最大高度为1.3～1.4毫米。但这种组件的高度，通常超过许多上层封装内有两个内存晶粒以上堆栈的PoP封装(表1)。
表1 组件封装技术比较表


智能型手机的市场持续成长，预计在2013年出货量将超过五亿支。消费者期盼多合一的功能，包括行动上网、影音、卫星定位、相机及游戏等功能。对于更高效能的需求，带动了处理器芯片尺寸的成长，以及需要更多的内联机。此外，各种封装规格将维持不变甚至缩小，以便能够装入越做越小与越薄的装置内。

覆晶封装孤掌难鸣内联机技术应与时俱进

在底部封装运用覆晶内联机技术，为PoP堆栈提供更多弹性。以覆晶来取代裸晶层级的内联机，会增加X/Y轴向的可用空间，如此会增加顶部与底部连结点的数量，或是做出更大的处理器芯片。

由于覆晶裸晶采用充填底胶，因此毋须从顶部向下浇灌封胶，也不须要引线搭接，从而减少所需的X/Y轴向空间。而省去向下浇灌封胶，亦可缩减顶部与底部封装之间的间距高度，故允许在更细的内联机间距中采用较小的锡球(图1)。
图1 左为晶粒层级的内联机，右为覆晶底部封装。


另一种增加功能的途径，是采用封装高度较低的覆晶裸晶，并把第二个裸晶迭到覆晶的顶部。第二个裸晶需要引线搭接的内联机，以及进行顶部向下浇灌封胶，以此法制作出的PoP内联机会增加高度，因此需要较大的锡球与较大的间距。迭在底部的第二个芯片，与顶部封装之间也可能需要更多连接点。整个封装必须加高与加宽来容纳这些元素，或采用高长宽比的细间距解决方案，作为顶部与底部封装的内联机(图2)。
图2 采用封装高度较低覆晶图示


新型PoP内联机问世接脚数/厚度改善有解

随着处理器的功能日趋强悍与多元化，即使置于底侧封装的单裸晶仍需要更多内联机来连结顶侧封装，需要的数量超过最低标准间距0.5毫米，例如12毫米封装的一百六十八个输入/输出(I/O)端子。增加封装的底面积来容纳更多顶侧封装与底侧封装的内联机，或是在现有规格中加入更多列的端子并缩减裸晶的尺寸的作法，在大多数情况下都不可行，因此须要采用细间距的解决方案。

其中一种解决方案是提高封装密度，并维持或缩减封装的底面积，也就是Tessera的μPILR PoP封装(图3)。
图3 μPILR PoP封装图示


较小长宽比的铜柱，抬高湿式处理的表面，让焊料的内联机高于基板的表面，让组件可采用越来越小的锡球，进而置于更细的间距。经过湿式处理准备进行 μPILR制程时，焊料就会吸附到锡柱上，并维持足够的间距，避免垂直内联机间出现焊料的搭桥短路现象。这使得PoP能在更细的间距上进行堆栈，直立高度提高的幅度，就是μPILR的高度。额外多出的高度余裕度，能为底部封装堆栈裸晶带来缓冲弹性，毋须增加组件的整体底面积，进而节省封装成本和主板空间。

此外，高度平面化铜柱所抬高的湿式处理表面，会产生更高的堆栈良率，提供更多缓冲空间，消除因基板的板弯造成接点开路与短路的缺陷。针对一般板弯变形的基板进行并置堆栈测试时，利用μPILR技术所做出的内联机，不仅没有开路或短路的现象，锡铅凸块很牢固地接合各个零件。

μPILR PoP解决方案克服了传统BGA技术的种种限制，让制造商能推出低高型、微间距、且效能更高的组件。μPILR能达到0.3毫米的间距，并让直立高度维持在0.2毫米，让封装的整体高度不到1.0毫米。这项技术还带来高可靠性优点，因为μPILR内联机在静态与动态负载下，都维持相当高的耐挠曲性。最后，由于μPILR PoP采用标准材料与组装制程，因此毋须再投资增加基础设备。

覆晶/凸块组装携手满足市场

除了PoP外，μPILR还可用在底部覆晶封装，透过基板上的铜柱将覆晶裸晶接合在封装上，而不是透过裸晶上的铜柱(图4)。
图4 μPILR覆晶贴合为细间距的凸块湿润及底部填胶的实际直立空隙提供较多容许幅度。


μPILR提供一种高共面性的凸块互连层，为凸块接合提供更高的湿制程容许幅度(Wetting Margin)。在组装大体积薄型组件时，这种特性非常重要，尤其是内含大量凸块且容易绕曲的超薄封装基板。支持覆晶的μPILR内联机，亦能建构出更高的I/O组件，能够把间距缩小至100微米(μm)以下。这让业者可预估直立高度，即使采用可塌扁的无铅焊锡凸块，底胶仍能维持高良率，并降低电迁移造成损毁的风险，因为缩减间距，不一定要缩减裸晶焊垫尺寸，也不一定会产生电流聚集效应(表2)。[!--empirenews.page--]
表2 JEDEC BGA PoP封装与Tessera μPILR FC PoP封装比较


消费者不断要求更薄且更强大、多功能、多合一的掌上型电子产品。为满足这些需求，PoP组件必须持续微型化，并提高内联机密度来达到更高处理效能。在底部封装裸晶运用覆晶技术，虽然有助缩小封装尺寸，但由于用到传统焊球，因此发展受到限制。μPILR内联机解决方案，支持PoP与覆晶内联机，能进一步整合各项功能，并让电子组件持续微型化。

(本文作者为Tessera台湾区总经理暨东亚区总监)