抖动的基本原理

当Altera开始开发自己的40nmStratixIVFPGA时，该公司的工程师在设计与测试前沿的很多方面都面临挑战。用Altera首席架构师兼著名工程师MikePengLi博士的话说，建立40nm器件的动力是要充分利用摩尔定律所表述的技术真理，以在每只芯片中装入更多的逻辑、存储器和接口。

Altera首席架构师及著名工程师MikePengLi博士解释说，器件级的抖动必须不断缩小，才能在物理层保持10–12的BER，同时也能在UI不断缩小时提供充足的裕度。“根据摩尔定律，我们能够显著增加StratixIV中的晶体管密度。更高密度减少了单晶体管成本，使我们能够在相同片芯面积中增加器件的功能和容量。但随着单芯片上晶体管数量的增长，以及FPGA被用于超高性能应用，如分组交换机或帧交换机，我们还需要增加StratixIV中的带宽，使数据能够快速地进出器件。”

为了做到这一点，Altera必须支持自己客户可能选择实现的多种不同高速I/O，包括多代PCIExpress（PCIe1.1和PCIe2.0）、SerialATA/SAS（3Gbps和6Gbps）、FibreChannel（2.125Gbps、4.25Gbps和8.5Gbps）、40/100Gigabit以太网、CEI/OIF（6G和11G）、XFI（10G）和SFI/SFP+。Li表示：“我们得设计出整个硬件协议栈，使StratixIV能够支持所有不同的标准。”

最近，EDN执行编辑RonWilson列举了Altera工程师的很多研究成果，当时他们成功地向市场推出了一款器件，并有望获得EDN的年度创新奖（参考文献1）；事实上，该器件最终获得了“可编程逻辑与快速周转ASIC”类别的年度创新奖。

毫无疑问的是，负责测试的Altera工程师成为了开发工作的幕后英雄，没有获得为设计团队颁发的荣誉。但他们的工作非常关键，因为他们要与新工艺尺度下制造的高速串行I/O线较劲，这些工艺将速度推到了商用测试设备可以承受的极限。

信号完整性

Li指出，随着速度的增长，今天的高速I/O设计正在更富挑战性。他说：“标准要求在物理层有10–12的误码率。随着UI（单元间隙）越来越小，要维持它并提供足够的裕度就越来越困难。其内在含义就是，器件级的抖动必须继续缩减。”

Li指出，过去8年多以来，随着晶体管价格的下跌，通信行业选择将自己的资金投在硅片上去实现更高的速度，而不是投于构成通信信道的电缆或PCB（印刷电路板）材料。他表示：“今天硅片完成的功能包括发射器端的预加强和FEC（前向纠错）以及接收器端的自适应均衡等，用于补偿信道中的环境性变动。另外，有些客户希望将BER（误码率）改善到10–15或10–17，这样就可以放弃FEC等功能，从而有可能减少功耗。”

据Li称，改善裕度的一个方法是尽量减小发射器的抖动。他说，抖动的一个主要来源是产生时钟信号的RO（环形振荡器）PLL（锁相环）中使用的VCO（压控振荡器）。他认为，ROPLL方案很有用，因为它为客户提供了频率设定上的灵活性。但ROPLL受到其相位噪声的限制，相位噪声会转换为随机抖动。为避免这种情况，Altera在其StratixIV器件上为其高性能PLL提供了一个基于LC的振荡器，代替ROPLL，提供低得多的噪声与抖动。

功率完整性

Altera特性描述小组的经理BozidarKrsnik称：“除了应对信号完整性的挑战以外，我们还要把大量精力花在功率完整性问题上。客户要求更低功率。通过可编程电源技术等创新，能够在电源裕度缩减时分析和确定电源的性能和作用。”

Krsnik补充说：“功率挑战对FPGA尤其显著，”并指出了与ASIC的不同之处，“客户可以在FPGA结构中随心所欲地做东西。他们可以构建出一些极不寻常的最差情况，涉及到电源能级、时钟频率以及器件编程模式。”这就需要Altera的工程师作仔细分析，预测客户会做什么。

Altera公司特性描述小组的经理BozidarKrsnik说：“除了解决信号完整性挑战以外，我们还把大量注意力放在功率完整性问题上。客户要求更低的功率。”

测量

许多测试工作都是由DanielChow负责的，他从2003年起就是Altera的高级技术人员。Chow带领一个团队，确定StratixIV的串行总线收发器的功率完整性和信号完整性，重点是抖动的测量。

为了确定高速串行收发器的特性，Altera工程师设计了七种类型的特性板（表1）。采用这些电路板，工程师能够使用到FPGA的所有管脚，包括需要为器件各个子系统提供电源的电源脚。

表1.用于StratixIV的特性板