惠瑞捷推半導體測試之全方位良率學習解決方案

惠瑞捷公司 (Verigy)宣布推出全方位良率學習解決方案 (Yield Learning Solution)，該解決方案可在複雜系統單晶片晶粒 (SoC die) 上整合未切割晶片測試、即時擷取以及電性缺陷統計分析等功能。

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惠瑞捷這套良率學習解決方案，結合了旗下V93000 SoC測試機台的預先分析模組與一套設計導向的分析及視覺化工具組，協助製造業者在面對大量電性缺陷時，也能迅速將其分類成各種邏輯缺陷。此外，藉由電性測試與實體布線資料無縫隙的結合，這套解決方案可快速找出實體缺陷的根本成因，同時縮短可見與不可見良率損失機制所需的辨別時間，進而使量產時間縮短4週，良率標竿指數提高6%。

無論在設計或製造方面，奈米設備問題診斷所面臨的挑戰已日益加劇，因此IC設計業者、晶圓廠以及測試廠彼此間的緊密合作將更形重要。惠瑞捷良率學習解決方案可讓測試工作有效導入IC設計與晶圓廠，為掃描鏈以及邏輯程序中固定型與難以偵測的時序缺陷提供邏輯圖,不僅為實驗室提供高準確性，更使得生產達到高產能，符合新產品上市與常態製造程序監控的關鍵因素。