DDR3测试的挑战及解决方法

前言

作为DDR2的继任者，根据JEDEC标准, 目前DDR3的数据速率跨度从800Mbps开始直至1.6Gbps。在带给用户更快性能体验的同时, DDR3却能保持较低的功耗，相比DDR2减少约20%。虽然2008年整个DRAM市场低迷，DDR3的出货量远低于原先的预期，但是随着Intel和 AMD相继推出DDR3平台的处理器，以及移动式平台的推广，DDR3代替DDR2成为主导将是今后的必然趋势。

价格也是DDR3平台是否能早日推广的重要因素之一，这也给各存储器厂商带来了不小的成本压力。高效、低成本的测试方案将是关注的重点。同时，由于速度的提高，测试平台必须提供更高的测试频率来验证DDR3芯片的可靠性，以及更精确的手段来进行时间参数的测量。

DDR3测试的挑战

"更高的工作频率

根据JEDEC的相关标准， DDR3的数据速率高达1.6Gbps。随着DDR技术的飞快发展，市场上甚至出现了2Gbps的DDR3模组。此外，为了实现更高的速率和更低的功耗，DDR3采用了更低的电压，仅为1.5V。在高频率和低电压的条件下对DDR3进行测试，信号完整性的好坏至关重要，同时也对测试设备的性能提出了更苛刻的要求。

图 1 DDR3的数据速率范围

"I/O死区

信号在传播的过程中存在一定的延时。写数据时，测试通道提前将数据输出，以保证其在预定时刻到达芯片管脚；读数据时，测试通道延迟触发采样信号，延迟的时间为信号传输延迟。在STL（Single Termination Line）连接方式下，由于测试周期的缩短，信号传播延时将变得不可忽视。在这种情况下，测试通道的输出与芯片的输出信号将会发生重叠，重叠的时间区域称为I/O Dead Band。

图 2 I/O Dead Band

对比DQ信号的SHMOO眼图，可以清楚看到I/O Dead Band使得数据窗口的高度和宽度减小，原本PASS的区域变成FAIL，从而造成数据误判。

图 3 I/O Dead Band造成数据窗口缩小

"不可忽视的信号抖动（jitter）

随着数据速率的提高，数据周期的宽度将不大于1.25ns，甚至达到0.625ns。由于jitter的大小相对与周期宽度变得不可忽视，时间参数测试变得更加困难。此外，jitter还会造成有效数据窗口的缩小，造成信号的误判。因此，测试设备应能提供一种精确、高效的时间参数测量手段，以应对 jitter带来的不利影响。

"Fly-by拓扑结构

为了改善信号完整性，DDR3内存模组采用了Fly-by拓扑结构。模组上的DDR3芯片共享一组CLK管脚、地址管脚和控制管脚。由于信号传播延迟的存在，模组上的DDR3芯片会在不同时刻进行数据的输入/输出。在进行模组测试时，测试设备应具备对不同测试通道进行时间补偿的能力。

图 4 Fly-by拓扑结构带来的信号延迟

DDR3测试的解决方案

针对DDR3测试所面临的特点和挑战，爱德万测试推出了高性能的T5503测试系统。

"提供更高的测试频率

系统可以提供高达3.2Gbps的数据速率, 并且能够通过更换HSPE（High Speed Pin Electronics）来进一步提升数据速率至4.0Gbps，完全覆盖了DDR3以及DDR4的速率范围。

"提供I/O Dead Band Canceller功能（消除I/O死区）

I/O Dead Band Canceller功能可以解决I/O死区问题。系统中的测试通道配备了参考电压补偿电路。该电路可以根据DR输出的变化，实时地对参考电压进行补偿，保证了数据判断的可靠性，从而克服I/O Dead Band带来的不利影响。

图 5 T5503的I/O Dead Band Canceller功能

"提供Multi-Scan Strobe功能（强大的时间参数测量能力）

系统提供了Multi-Scan Strobe功能, 通过对芯片输出信号进行连续采样，记录并计算采样时的PASS/FAIL分界点。采用Multi-Scan Strobe功能所带来的好处是，在一个测试周期中可以连续触发多个采样信号，只需单次运行测试向量就可以获得PASS到FAIL以及FAIL到PASS 的转换点(即得目标时间点的具体数值)。相比以往业界常用的边界扫描方式（同一个测试周期触发一个采样信号，通过不断改变采样信号的时间，反复运行测试向量来寻找PASS/FAIL的转换点）， Multi-Scan Strobe功能大大节约了时间参数测试的时间。通过以下几个参数测试的示例，本文将对Multi-Scan Strobe功能进行简要介绍。