创新STI蚀刻技术助攻 20奈米制程良率大增
时间：2013-09-23 05:19:00
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[导读]半导体制程微缩到20奈米后，晶圆沟槽轮廓的深宽比和形状均匀度变得极为重要，即便是些微的变异都会对良率造成不可忽视的影响，因此业界已开发出新的浅沟槽隔离(STI)电浆蚀刻技术，以克服边缘沟槽轮廓控制及图案崩毁等
半导体制程微缩到20奈米后，晶圆沟槽轮廓的深宽比和形状均匀度变得极为重要，即便是些微的变异都会对良率造成不可忽视的影响，因此业界已开发出新的浅沟槽隔离(STI)电浆蚀刻技术，以克服边缘沟槽轮廓控制及图案崩毁等挑战。
浅沟槽隔离(STI)是现今半导体制程中常见的元件隔离技术。为达到最佳的电晶体效能及生产良率，临界尺度(CD)及沟槽深度须严密控制，当电晶体尺寸缩小到20奈米以下时，沟槽轮廓的深宽比可能会高达20：1。即使在既定最小线宽的条件下，沟槽宽度的变异量(如使用双重曝光)也会形成不可忽视的影响，造成沟槽深度不均匀。因此，降低单位晶胞的深度负载将变得极其重要。
与此同时，随着电晶体尺寸微缩，单一晶圆内沟槽轮廓的形状均匀度也变得格外重要，特别是针对晶圆边缘的部分。对一片12寸晶圆而言，临晶圆外圈的10毫米(mm)面积将包含10%以上的元件数量，由于接近晶圆边缘区域易受材料不连续影响(晶圆到电浆聚焦环/制程周边零件)，以及电与热特性的影响(晶圆乘载在静电载盘上)，因此晶圆边缘电浆鞘的特性不尽然与晶圆中心相同，导致对晶圆边缘的STI轮廓结构造成重大影响，是开发20奈米以下制程时，亟须克服的问题。
除上述技术挑战外，设备商和晶圆厂还有其他新的问题须面对。其中，线型图案的倾塌，这将直接关系到生产良率，这是光阻的一大问题，许多研究论文已针对这点提出解决方案。由于20奈米微影制程所形成光阻的杨氏系数较低(1-5GPa)，光阻图案在干式蚀刻制程中较易受到毛细管的压力影响；不同于典型的微影光阻，矽的杨氏系数约150GPa，当线宽在100奈米等级时，通常不易因STI蚀刻造成图案倾塌，然而在20奈米以下的STI制程中，却观察到愈来愈多图案崩毁情形，特别在湿式清洗之后。
本文将探讨20奈米以下STI蚀刻制程所面临的四大挑战(单位晶胞内的沟槽深度负载问题、晶圆边缘的沟槽结构、单一晶圆内蚀刻均匀度、线条图案崩毁)，并根据应用材料(Applied Materials)的电感耦合式电浆蚀刻机的实验结果，归纳出这些问题的解决方案。
降低单位晶胞深度负载20奈米新增三项STI技术
在多数情况下，高深宽比沟槽结构的蚀刻速率会比低深宽比的蚀刻速率来得慢，原因在于蚀刻粒子及反应生成物在沟槽内的输送能力易受到限制，换言之，较宽沟槽的蚀刻速率会高过较窄沟槽的蚀刻速率，当临界尺度缩小至20奈米以下时，任何变异都变得极其敏感而不可忽略。
尤其在电浆蚀刻时会产生沟槽深度负载效应，主要是蚀刻带电离子易受电浆电场影响，本身具有高度的方向性，因此在电浆鞘范围内的带电离子受沟槽遮蔽效应的影响会较小。相较之下，电中性蚀刻粒子的遮蔽效应会较明显，包括自由基、蚀刻分子及反应生成物，反而会是影响深宽比蚀刻的重要参数。
根据应用材料的实验结果，已确认三项通则，可在20奈米以下STI蚀刻时，将单位晶胞内的深度负载影响减到最小，首先是在沟槽侧壁形成一层薄的保护膜，维持清晰的沟槽结构，以避免CD出现变异；其次为使用脉冲式电浆，以降低中性蚀刻粒子在不同宽窄沟槽结构中的输送能力差异；另外亦可使用氯离子(Cl+)或溴离子(Br+)等高能量带电粒子，降低中性蚀刻自由基的影响程度，以增加带电离子对制程的影响力。
侧壁保护机制实现高深宽比
侧壁保护机制是达成高深宽比蚀刻的重要因素。其可避免沟槽侧壁受蚀刻粒子的侵蚀，形成垂直的侧壁结构，保护层的效益则与组成成分及厚度有关，通常较厚的保护层易缩小CD值，尤其对20奈米以下的STI蚀刻有显著影响，为减少对CD的影响，目前业界皆倾向采用较薄的保护层。
在矽材料深沟槽蚀刻过程中，可能因蚀刻产生的自由基附着，或反应生成物回填，使STI开口封闭，因此蚀刻形成沟槽过程中还需周期式干式电浆清净步骤。实际作法是利用交替进行沟槽干式电浆清净、保护层覆盖及沟槽蚀刻等步骤以免开口封闭，顺序上可能略有调整，经过这些步骤，就可形成相对薄的侧壁保护层以获得清晰的沟槽轮廓。
脉冲电浆技术改善CD变异情形
在大多数的半导体蚀刻制程中，连续波状式电浆已被广泛运用且顺利运作，但对STI蚀刻这类有中性蚀刻粒子输送能力受限的问题，设备商须考虑改采交替式电浆蚀刻(脉冲电浆)方案。不同于连续波状式电浆蚀刻，脉冲电浆属于暂态变化，可大幅减轻反应粒子输送能力受限问题，在脉冲电浆的周期性关闭区段，这些中性自由基/离子/反应生成物有额外的时间从沟槽内移除，或与沟槽侧壁产生个别的反应，如此一来，就能形成较佳覆盖效果的侧向聚合物保护层。
图1显示以脉冲电浆改善单位晶胞内深度负载的例子。若以连续波状式电浆蚀刻STI结构，因为CD变异量大，导致单位晶胞内的深度负载问题明显(图1a)；若使用脉冲电浆，则单位晶胞内沟槽深度负载的现象能大幅减轻，即使是在CD的变异量相同的情况(图1b)。
图1 连续波状式电浆(a)与脉冲电浆(b)蚀刻STI结构比较
高能量带电粒子有助提升良率
另一方面，由于带电蚀刻离子较易受到电浆鞘的电场加速，相较于中性粒子而言，较不受沟槽遮蔽效应影响，也因此更具有方向性移动的效益。倘若深沟槽形成的机制主要是由带电离子(Cl+或Br+)形成，而非中性自由基粒子所主导，则单位晶胞内深度负载的问题会较为轻微。
为实现由带电离子主导蚀刻的目的，可从提高离子能量或增加离子密度着手，透过提升偏压功率或降低偏压频率达成，如图2所示，以电浆模拟模型预测在固定偏压功率时，不同偏压频率所对应的离子能量分布的情形，显示较低的偏压频率可提高带电离子能量。
图2 电浆模拟模型图
事实上，半导体设备商可以脉冲电浆和较低的偏压频率，降低深度负载效应。图3显示在2MHz固定偏压功率的操作条件下，以连续波状式电浆或脉冲电浆进行STI蚀刻的沟槽结构。采用高离子能量搭配较低偏压频率(2MHz)的作法，可减少单位晶胞内的深度负载效应(与图1的沟槽结构相比)，2MHz偏压功率的脉冲电浆展现最少的深度负载效应。高离子能量蚀刻不仅有降低深度负载效应的优点，也能使沟槽轮廓底部较平缓，有助产生均匀的蚀刻前缘，提升生产良率。 [!--empirenews.page--]
图3 在2MHz固定偏压功率的操作条件下，使用连续波状式电浆(a)与脉冲电浆(b)蚀刻STI结构比较。
改善晶圆结构及均匀度先进边缘控制工具组献计
透过以上三项方针，应用材料已有效降低储存型快闪(NAND Flash)记忆体STI应用沟槽的深度负载效应，同时也大幅减少图形密集区与分散区的深度负载效应。如图4所示的标准型动态随机存取记忆体(DRAM)STI图案，其特点为单位晶胞之间的沟槽开口较小，单位晶胞终端的开口较大，将上述三项制程方针运用到DRAM STI蚀刻后，即获得相当不错的成果。
图4 DRAM导入新兴STI技术可显著改善深度负载效应
不过，除了高深宽比的挑战外，20奈米以下的STI蚀刻还须面对两大问题，亦即晶圆边缘的沟槽结构，和晶圆的均匀度。这两个问题是由于蚀刻反应腔内电浆分布本质所导致，通常已超出制程的调整能力，基本的解决方案就是采用创新的硬体设计，让蚀刻电浆得以均匀分布。
通常在晶片边缘会出现三种主要的不连续情形，包括材料的不连续性，从矽晶圆变到反应腔体的支撑环；平坦度的不连续性，从晶圆平面变到支撑环的框架；以及电场的不连续性，导因于无线射频(RF)耦合终止在晶圆边缘。由于这三种不连续性影响，晶圆边缘电浆鞘的量变曲线会出现弯曲，造成离子方向偏离垂直方向(图5)，对某些制程而言，晶片边缘的沟槽形状可能会与离子注入角具备相同的倾斜角度，如图6a所示。
图5 晶片边缘不连续性将使离子偏离垂直方向
图6 未使用AEC工具组(a)与使用AEC工具组(b)的晶片边缘沟槽形状比较
改善此沟槽形状的创新方式之一，系采用先进边缘控制(AEC)工具组。AEC工具组透过阴极电极结构最佳化，舒缓电性的不连续性，进而延展无线射频耦合的均匀度到超过晶圆的范围。如此一来，电浆鞘弯曲的情况可获得修正，离子注入的方向也回复到垂直于晶片表面(不再倾斜)，进而使沟槽形状变得更竖直(图6b)。
商用主流的电感耦合式电浆蚀刻设备，其电浆源头通常采用平面式或螺旋式的线圈架构。无论哪种架构，电磁场中的中性自由基分布状况都不是均匀同质分布，因此形成的电浆也不均匀，导致整片晶圆表面的蚀刻速率有所不同。而电浆的分布均匀度主要与电浆源和气体输送系统相关，改变电浆源的线圈架构及气体输送系统可以帮助改善均匀度。
以两个螺旋线圈实作，两线圈之间的电流分配比例及相位都可独立分开控制与调整(图7a)，当内外线圈的电流在相同相位时，可在晶圆表面观察到蚀刻速率的分布就如同甜甜圈状一样(图7b)。不过，改变电流分配比例仅会些微改善蚀刻均匀度，其效果仍不足以应用于量产上，当内外线圈的电流相位差异达到180度时，蚀刻速率的分布状况就会从边缘较快转变成中心较快(图7c)，藉由调整内外线圈的电流比例，方可达到均匀的蚀刻率分布。
图7 电感耦合式电浆蚀刻设备改变电流比例后的蚀刻速率差异。
外力影响加剧STI图案崩毁问题浮现
当STI线宽微缩且深宽比增加后，图案崩毁的问题将愈发严重。STI线条轮廓可能因外力因素而弯曲，弯曲程度与外界作用力的大小及线条的硬度相关，外界作用力可能来自于电荷影响、机械移动，或湿式清洗时的毛细作用导致，将使图案崩毁的问题变得复杂，且个别问题也都不尽相同。
假若静电力是主要原因，电浆蚀刻制程就须调整以避免电荷累积，若是机械冲击，就须调整晶圆传送的过程；而肇因于湿式清洗过程则须使用其他的清洗方式取代(例如干式清洗)。总而言之，外界作用力的因素必须予以消除以减轻影响。
从线条硬度的观点来看，线条的形状也是避免线条相连的重要条件之一。如Senturia(参考资料17)所发表的论文中，显示线条的硬度与材料特性及图案形态有所关连，可以公式1表示：
kαE．AR-3..........(1)
其中k为线条硬度，E为杨氏系数，AR是线条的深宽比。矽材料的杨氏系数较高，所以比微影光阻更不易发生图案崩毁。在进入20奈米之前，图案崩毁对STI蚀刻并非严重问题，然而，如公式1所示，线条的硬度与线条深宽比的三次方成反比；当深宽比增加时，即使外界作用力程度相同，矽线条发生崩毁以至于与相邻线条碰触的机率也随之上升。
此外，任何的轮廓的形状缺陷，例如局部成弓状结构，也会显著降低线条的硬度。假如元件设计及制程整合能力允许的情况下，则建议将线条形状改为锥形，以避免电晶体尺寸微缩时导致图案崩毁。
无庸置疑，STI蚀刻是实现20奈米以下制程的关键。本文探讨四种主要挑战，其中单位晶胞内的深度负载的问题可藉由新STI技术改善，主要设备商已提供三种方法。另外，业界也提出结合创新硬体设备与制程最佳化的方案，让晶圆表面具有均匀的蚀刻速率，并解决边缘沟槽结构异常的问题。
(本文作者包含Hui Zhoua/Xiaosong Ji/Sunil Srinivasan/Jim He/Xuefeng Hua/Ankur Agarwal/Shahid Rauf/Valentin N. Todorow/Jinhan Choi/Anisul Khan，皆任职于应用材料)
浅沟槽隔离(STI)是现今半导体制程中常见的元件隔离技术。为达到最佳的电晶体效能及生产良率，临界尺度(CD)及沟槽深度须严密控制，当电晶体尺寸缩小到20奈米以下时，沟槽轮廓的深宽比可能会高达20：1。即使在既定最小线宽的条件下，沟槽宽度的变异量(如使用双重曝光)也会形成不可忽视的影响，造成沟槽深度不均匀。因此，降低单位晶胞的深度负载将变得极其重要。
与此同时，随着电晶体尺寸微缩，单一晶圆内沟槽轮廓的形状均匀度也变得格外重要，特别是针对晶圆边缘的部分。对一片12寸晶圆而言，临晶圆外圈的10毫米(mm)面积将包含10%以上的元件数量，由于接近晶圆边缘区域易受材料不连续影响(晶圆到电浆聚焦环/制程周边零件)，以及电与热特性的影响(晶圆乘载在静电载盘上)，因此晶圆边缘电浆鞘的特性不尽然与晶圆中心相同，导致对晶圆边缘的STI轮廓结构造成重大影响，是开发20奈米以下制程时，亟须克服的问题。
除上述技术挑战外，设备商和晶圆厂还有其他新的问题须面对。其中，线型图案的倾塌，这将直接关系到生产良率，这是光阻的一大问题，许多研究论文已针对这点提出解决方案。由于20奈米微影制程所形成光阻的杨氏系数较低(1-5GPa)，光阻图案在干式蚀刻制程中较易受到毛细管的压力影响；不同于典型的微影光阻，矽的杨氏系数约150GPa，当线宽在100奈米等级时，通常不易因STI蚀刻造成图案倾塌，然而在20奈米以下的STI制程中，却观察到愈来愈多图案崩毁情形，特别在湿式清洗之后。
本文将探讨20奈米以下STI蚀刻制程所面临的四大挑战(单位晶胞内的沟槽深度负载问题、晶圆边缘的沟槽结构、单一晶圆内蚀刻均匀度、线条图案崩毁)，并根据应用材料(Applied Materials)的电感耦合式电浆蚀刻机的实验结果，归纳出这些问题的解决方案。
降低单位晶胞深度负载20奈米新增三项STI技术
在多数情况下，高深宽比沟槽结构的蚀刻速率会比低深宽比的蚀刻速率来得慢，原因在于蚀刻粒子及反应生成物在沟槽内的输送能力易受到限制，换言之，较宽沟槽的蚀刻速率会高过较窄沟槽的蚀刻速率，当临界尺度缩小至20奈米以下时，任何变异都变得极其敏感而不可忽略。
尤其在电浆蚀刻时会产生沟槽深度负载效应，主要是蚀刻带电离子易受电浆电场影响，本身具有高度的方向性，因此在电浆鞘范围内的带电离子受沟槽遮蔽效应的影响会较小。相较之下，电中性蚀刻粒子的遮蔽效应会较明显，包括自由基、蚀刻分子及反应生成物，反而会是影响深宽比蚀刻的重要参数。
根据应用材料的实验结果，已确认三项通则，可在20奈米以下STI蚀刻时，将单位晶胞内的深度负载影响减到最小，首先是在沟槽侧壁形成一层薄的保护膜，维持清晰的沟槽结构，以避免CD出现变异；其次为使用脉冲式电浆，以降低中性蚀刻粒子在不同宽窄沟槽结构中的输送能力差异；另外亦可使用氯离子(Cl+)或溴离子(Br+)等高能量带电粒子，降低中性蚀刻自由基的影响程度，以增加带电离子对制程的影响力。
侧壁保护机制实现高深宽比
侧壁保护机制是达成高深宽比蚀刻的重要因素。其可避免沟槽侧壁受蚀刻粒子的侵蚀，形成垂直的侧壁结构，保护层的效益则与组成成分及厚度有关，通常较厚的保护层易缩小CD值，尤其对20奈米以下的STI蚀刻有显著影响，为减少对CD的影响，目前业界皆倾向采用较薄的保护层。
在矽材料深沟槽蚀刻过程中，可能因蚀刻产生的自由基附着，或反应生成物回填，使STI开口封闭，因此蚀刻形成沟槽过程中还需周期式干式电浆清净步骤。实际作法是利用交替进行沟槽干式电浆清净、保护层覆盖及沟槽蚀刻等步骤以免开口封闭，顺序上可能略有调整，经过这些步骤，就可形成相对薄的侧壁保护层以获得清晰的沟槽轮廓。
脉冲电浆技术改善CD变异情形
在大多数的半导体蚀刻制程中，连续波状式电浆已被广泛运用且顺利运作，但对STI蚀刻这类有中性蚀刻粒子输送能力受限的问题，设备商须考虑改采交替式电浆蚀刻(脉冲电浆)方案。不同于连续波状式电浆蚀刻，脉冲电浆属于暂态变化，可大幅减轻反应粒子输送能力受限问题，在脉冲电浆的周期性关闭区段，这些中性自由基/离子/反应生成物有额外的时间从沟槽内移除，或与沟槽侧壁产生个别的反应，如此一来，就能形成较佳覆盖效果的侧向聚合物保护层。
图1显示以脉冲电浆改善单位晶胞内深度负载的例子。若以连续波状式电浆蚀刻STI结构，因为CD变异量大，导致单位晶胞内的深度负载问题明显(图1a)；若使用脉冲电浆，则单位晶胞内沟槽深度负载的现象能大幅减轻，即使是在CD的变异量相同的情况(图1b)。
图1 连续波状式电浆(a)与脉冲电浆(b)蚀刻STI结构比较
高能量带电粒子有助提升良率
另一方面，由于带电蚀刻离子较易受到电浆鞘的电场加速，相较于中性粒子而言，较不受沟槽遮蔽效应影响，也因此更具有方向性移动的效益。倘若深沟槽形成的机制主要是由带电离子(Cl+或Br+)形成，而非中性自由基粒子所主导，则单位晶胞内深度负载的问题会较为轻微。
为实现由带电离子主导蚀刻的目的，可从提高离子能量或增加离子密度着手，透过提升偏压功率或降低偏压频率达成，如图2所示，以电浆模拟模型预测在固定偏压功率时，不同偏压频率所对应的离子能量分布的情形，显示较低的偏压频率可提高带电离子能量。
图2 电浆模拟模型图
事实上，半导体设备商可以脉冲电浆和较低的偏压频率，降低深度负载效应。图3显示在2MHz固定偏压功率的操作条件下，以连续波状式电浆或脉冲电浆进行STI蚀刻的沟槽结构。采用高离子能量搭配较低偏压频率(2MHz)的作法，可减少单位晶胞内的深度负载效应(与图1的沟槽结构相比)，2MHz偏压功率的脉冲电浆展现最少的深度负载效应。高离子能量蚀刻不仅有降低深度负载效应的优点，也能使沟槽轮廓底部较平缓，有助产生均匀的蚀刻前缘，提升生产良率。 [!--empirenews.page--]
图3 在2MHz固定偏压功率的操作条件下，使用连续波状式电浆(a)与脉冲电浆(b)蚀刻STI结构比较。
改善晶圆结构及均匀度先进边缘控制工具组献计
透过以上三项方针，应用材料已有效降低储存型快闪(NAND Flash)记忆体STI应用沟槽的深度负载效应，同时也大幅减少图形密集区与分散区的深度负载效应。如图4所示的标准型动态随机存取记忆体(DRAM)STI图案，其特点为单位晶胞之间的沟槽开口较小，单位晶胞终端的开口较大，将上述三项制程方针运用到DRAM STI蚀刻后，即获得相当不错的成果。
图4 DRAM导入新兴STI技术可显著改善深度负载效应
不过，除了高深宽比的挑战外，20奈米以下的STI蚀刻还须面对两大问题，亦即晶圆边缘的沟槽结构，和晶圆的均匀度。这两个问题是由于蚀刻反应腔内电浆分布本质所导致，通常已超出制程的调整能力，基本的解决方案就是采用创新的硬体设计，让蚀刻电浆得以均匀分布。
通常在晶片边缘会出现三种主要的不连续情形，包括材料的不连续性，从矽晶圆变到反应腔体的支撑环；平坦度的不连续性，从晶圆平面变到支撑环的框架；以及电场的不连续性，导因于无线射频(RF)耦合终止在晶圆边缘。由于这三种不连续性影响，晶圆边缘电浆鞘的量变曲线会出现弯曲，造成离子方向偏离垂直方向(图5)，对某些制程而言，晶片边缘的沟槽形状可能会与离子注入角具备相同的倾斜角度，如图6a所示。
图5 晶片边缘不连续性将使离子偏离垂直方向
图6 未使用AEC工具组(a)与使用AEC工具组(b)的晶片边缘沟槽形状比较
改善此沟槽形状的创新方式之一，系采用先进边缘控制(AEC)工具组。AEC工具组透过阴极电极结构最佳化，舒缓电性的不连续性，进而延展无线射频耦合的均匀度到超过晶圆的范围。如此一来，电浆鞘弯曲的情况可获得修正，离子注入的方向也回复到垂直于晶片表面(不再倾斜)，进而使沟槽形状变得更竖直(图6b)。
商用主流的电感耦合式电浆蚀刻设备，其电浆源头通常采用平面式或螺旋式的线圈架构。无论哪种架构，电磁场中的中性自由基分布状况都不是均匀同质分布，因此形成的电浆也不均匀，导致整片晶圆表面的蚀刻速率有所不同。而电浆的分布均匀度主要与电浆源和气体输送系统相关，改变电浆源的线圈架构及气体输送系统可以帮助改善均匀度。
以两个螺旋线圈实作，两线圈之间的电流分配比例及相位都可独立分开控制与调整(图7a)，当内外线圈的电流在相同相位时，可在晶圆表面观察到蚀刻速率的分布就如同甜甜圈状一样(图7b)。不过，改变电流分配比例仅会些微改善蚀刻均匀度，其效果仍不足以应用于量产上，当内外线圈的电流相位差异达到180度时，蚀刻速率的分布状况就会从边缘较快转变成中心较快(图7c)，藉由调整内外线圈的电流比例，方可达到均匀的蚀刻率分布。
图7 电感耦合式电浆蚀刻设备改变电流比例后的蚀刻速率差异。
外力影响加剧STI图案崩毁问题浮现
当STI线宽微缩且深宽比增加后，图案崩毁的问题将愈发严重。STI线条轮廓可能因外力因素而弯曲，弯曲程度与外界作用力的大小及线条的硬度相关，外界作用力可能来自于电荷影响、机械移动，或湿式清洗时的毛细作用导致，将使图案崩毁的问题变得复杂，且个别问题也都不尽相同。
假若静电力是主要原因，电浆蚀刻制程就须调整以避免电荷累积，若是机械冲击，就须调整晶圆传送的过程；而肇因于湿式清洗过程则须使用其他的清洗方式取代(例如干式清洗)。总而言之，外界作用力的因素必须予以消除以减轻影响。
从线条硬度的观点来看，线条的形状也是避免线条相连的重要条件之一。如Senturia(参考资料17)所发表的论文中，显示线条的硬度与材料特性及图案形态有所关连，可以公式1表示：
kαE．AR-3..........(1)
其中k为线条硬度，E为杨氏系数，AR是线条的深宽比。矽材料的杨氏系数较高，所以比微影光阻更不易发生图案崩毁。在进入20奈米之前，图案崩毁对STI蚀刻并非严重问题，然而，如公式1所示，线条的硬度与线条深宽比的三次方成反比；当深宽比增加时，即使外界作用力程度相同，矽线条发生崩毁以至于与相邻线条碰触的机率也随之上升。
此外，任何的轮廓的形状缺陷，例如局部成弓状结构，也会显著降低线条的硬度。假如元件设计及制程整合能力允许的情况下，则建议将线条形状改为锥形，以避免电晶体尺寸微缩时导致图案崩毁。
无庸置疑，STI蚀刻是实现20奈米以下制程的关键。本文探讨四种主要挑战，其中单位晶胞内的深度负载的问题可藉由新STI技术改善，主要设备商已提供三种方法。另外，业界也提出结合创新硬体设备与制程最佳化的方案，让晶圆表面具有均匀的蚀刻速率，并解决边缘沟槽结构异常的问题。
(本文作者包含Hui Zhoua/Xiaosong Ji/Sunil Srinivasan/Jim He/Xuefeng Hua/Ankur Agarwal/Shahid Rauf/Valentin N. Todorow/Jinhan Choi/Anisul Khan，皆任职于应用材料)
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