台积电推16纳米鳍式参考设计

时间：2013-09-18 05:59:00

关键字：台积电 FINFET 晶体管

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[导读]晶圆代工龙头台积电（2330）昨（17）日宣布，在开放创新平台（OIP）架构下成功推出三套全新经过矽晶验证的参考流程，协助客户实现16纳米鳍式场效晶体管（FinFET）制程系统单芯片与三维芯片（3D IC）堆叠封装设计，电

晶圆代工龙头台积电（2330）昨（17）日宣布，在开放创新平台（OIP）架构下成功推出三套全新经过矽晶验证的参考流程，协助客户实现16纳米鳍式场效晶体管（FinFET）制程系统单芯片与三维芯片（3D IC）堆叠封装设计，电子设计自动化（EDA）大厂与台积电已透过多种芯片测试载具合作开发，并完成这些参考流程的验证。

台积电日前已宣布将提前16纳米FinFET制程（16FinFET）量产时间，预估2014年初20纳米系统单芯片制程（20SoC）导入量产，一年之后也就是2015年初，16FinFET也将导入量产。台积电目前正在加快16FinFET制程的产线建置及技术研发，今年11月将首度进行16FinFET试投片。

台积电此次推出的全新的参考流程，一是16FinFET数码参考流程提供完整的技术支持协助解决后平面式（Post-Planar）芯片设计的挑战，包括粹取（Extraction）、量化线距布局（Quantized Pitch Placement）、低VDD电压操作、电迁移、电源管理。

二是16FinFET客制化设计参考流程提供包括类比、混合信号、客制化数码与存储器等晶体管级客制化设计与验证。

三是提供三维集成电路（3D IC）参考流程，能够克服以三维堆叠方式进行垂直集成时所带来的新挑战。而此部份也就是台积电积极推动的CoWoS封装技术。

台积电研究发展副总经理侯永清表示，这些参考流程让设计人员能够立即采用台积电16FinFET制程技术进行设计，并且为发展穿透晶体管堆叠技术的三维集成电路铺路。