FinFET挑战与解决之道──客制、数位与Signoff
时间：2013-05-20 05:16:00
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[导读]FinFET 技术的导入将是电子业界的一大进展；FinFET部署超越了平面电晶体在20nm所展现的基本效能与功耗特性，进而具体实现了制程转移的价值。FinFET让业界回到了正轨，然而，崭新元件类型、193nm波长微影、以生产制造
FinFET 技术的导入将是电子业界的一大进展；FinFET部署超越了平面电晶体在20nm所展现的基本效能与功耗特性，进而具体实现了制程转移的价值。FinFET让业界回到了正轨，然而，崭新元件类型、193nm波长微影、以生产制造结果为基础的规则以及材料物理的组合，也造成了全新的技术与协作挑战。
FinFET是新型的多重闸道3D电晶体，实现重大的效能提升并降低功耗，远胜过既有的平面CMOS元件。在FinFET中，元件的闸道环绕包裹着通道(如图一)。这样可以获致更佳的电子特性、提供更低临界电压和更高效能，以及减少泄漏与动态功耗。
不同于过去的制程，在28nm与20nm的先进制程中，垂直的整合扮演更重要角色；就16nm FinFET技术而言，这尤其真切。为了产生可行的方案，构成实用组合的所有要素(制程、单元库、EDA与IP)都必须相互最佳化。随着制造流程进展到生产阶段时，实用组合必须要能跟上变化的脚步。由于彼此相互依赖，各元素不可能独自变化而不影响到其他元素。
在英特尔(Intel)开始于22nm使用FinFET技术(他们称为「三闸极(Tri-Gate)」)的同时，大多数晶圆厂都期待能够在16nm或14nm采用FinFET。但是，后方金属层通常继续维持在20nm。16/14nm FinFET制程的测试晶片试产于2012年首度出现，而最早的客户设计个案可能在2013年后期开始。
但是，正如许多新技术导入时一般，16/14nm FinFET也造成了一些设计挑战。这些挑战大多在于客制/类比端，但是也有些问题是数位设计人员必须注意的。这篇文章从客制/类比、数位、寄生萃取与signoff的观点来看各种挑战。
请下载完整版PDF文件： FinFET挑战与解决之道──客制、数位与Signoff。
作者：Rahul Deokar、Gilles Lamant、Hitendra Divecha、Ruben Molina与徐季平/ Cadence Design Systems (益华电脑)
FinFET是新型的多重闸道3D电晶体，实现重大的效能提升并降低功耗，远胜过既有的平面CMOS元件。在FinFET中，元件的闸道环绕包裹着通道(如图一)。这样可以获致更佳的电子特性、提供更低临界电压和更高效能，以及减少泄漏与动态功耗。
不同于过去的制程，在28nm与20nm的先进制程中，垂直的整合扮演更重要角色；就16nm FinFET技术而言，这尤其真切。为了产生可行的方案，构成实用组合的所有要素(制程、单元库、EDA与IP)都必须相互最佳化。随着制造流程进展到生产阶段时，实用组合必须要能跟上变化的脚步。由于彼此相互依赖，各元素不可能独自变化而不影响到其他元素。
在英特尔(Intel)开始于22nm使用FinFET技术(他们称为「三闸极(Tri-Gate)」)的同时，大多数晶圆厂都期待能够在16nm或14nm采用FinFET。但是，后方金属层通常继续维持在20nm。16/14nm FinFET制程的测试晶片试产于2012年首度出现，而最早的客户设计个案可能在2013年后期开始。
但是，正如许多新技术导入时一般，16/14nm FinFET也造成了一些设计挑战。这些挑战大多在于客制/类比端，但是也有些问题是数位设计人员必须注意的。这篇文章从客制/类比、数位、寄生萃取与signoff的观点来看各种挑战。
请下载完整版PDF文件： FinFET挑战与解决之道──客制、数位与Signoff。
作者：Rahul Deokar、Gilles Lamant、Hitendra Divecha、Ruben Molina与徐季平/ Cadence Design Systems (益华电脑)
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