专家观点：可显著提升行动晶片效能的FD-SOI制程
时间：2012-12-06 07:25:00
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[导读]随着智慧型手机功能最近不断升级演化，消费者的期望值日益攀升；速度更快的多核心高时脉频率CPU、令人震撼的3D图形、高解析多媒体和高速宽频，现已成为高阶手机的标准配置。同时，消费者还期望手机纤薄轻盈，电池续航
随着智慧型手机功能最近不断升级演化，消费者的期望值日益攀升；速度更快的多核心高时脉频率CPU、令人震撼的3D图形、高解析多媒体和高速宽频，现已成为高阶手机的标准配置。同时，消费者还期望手机纤薄轻盈，电池续航能力至少与以前的手机持平。
对于手机厂商和设计人员来说，消费者的期望意味着行动晶片需具备优异的性能，同时兼具低成本和低功耗。完全耗尽型绝缘上覆矽(Fully Depleted Silicon on Insulator，FD-SOI)制程技术，是满足这些需求的最佳解决方案。
在2012年行动通讯世界大会上(Mobile World Congress)，意法爱立信执行长Didier Lamouche证实我们的下一代 NovaThor 平台，即NovaThorL8540的后续产品，将采用 28nm FD-SOI 制程。 FD-SOI 技术目前已经可供晶片开发使用，该技术将会使28nm制程的晶片产品在性能和功耗方面有显著的提升。因为制程复杂程度相对较低，FD-SOI解决了制程升级、泄漏电流和可变性等问题，能够将CMOS制程节点进一步降至28nm或28nm以下。
像FinFET技术一样，FD-SOI最初是为20nm节点及以下开发设计，能够突破传统体效应CMOS制程升级的限制因素，例如，高泄漏电流和终端设备多样性的难题；但是，又与FinFET技术不同，FD-SOI保留了传统体效应CMOS制程的平面结构复杂度相对较低的优点，这可加速制程开发和量产速度，降低现有设计迁移难度。
意法爱立信、意法半导体、Leti 和Soitec的技术合作，让我们能够在28nm技术节点发挥FD-SOI的优势：先进性能、具有竞争力的处理速度/泄漏电流比和最佳化能效。第一部份主要讨论性能，第二部份将讨论其他两个优势。
在宽电压范围内性能领先
下图比较了在慢制程角(SS)和环境温度最恶劣时ARM Cortex-A9 CPU核心的一个特定关键通道能够达到的最高频率──Vdd电源电压曲线。每条曲线代表一个特定的28nm制程：
˙28HP-LVT是用于行动设备的高性能体效应CMOS制程，瞄准高性能行动设备CPU，具有处理速度快和闸极氧化层薄的特点，因此，从可靠性看，Vdd 过驱动能力有限 (~1.0V)。
˙28LP-LVT 是一种低功耗的体效应CMOS 制程，过去用于低功耗行动应用，LP 基于栅氧化层更厚的电晶体，支援更高的过驱动电压(高达1.3V)。
˙28FDSOI-LVT是意法半导体开发的28nm FD-SOI制程，闸极结构与28LP相似，也支援1.3V过驱动电压。
在这三种制程中，只考虑低压阈值(LVT)，因为处在这样的电压下时处理性能最高。
图一各种28nm 制程性能比较
28nm 制程性能比较
1. 首先观察到的是，在标称电压(HP＝0.9V，LP＝1.0V，FD-SOI＝1.0V)时，FD-SOI的峰值性能与HP制程相似；在Vdd电压相同时，性能比LP高35%。
2. 此外，随着Vdd 电压升高，FD-SOI的性能进一步提高，而HP 制程无法承受更高的电压，因此，前者的合成峰值性能高于后者。
3. 在工作电压过低时，如Vdd=0.6V, LP将无法执行或性能很低；FD-SOI与HP制程相当甚至高于HP制程，但是前者的泄漏电流和动态功耗要比后者低很多，我将在后面的内容中给予说明。
4. 相较体效应CMOS制程，FD-SOI的制程可变性低，在适合CPU处理非密集型任务的频率(200MHz-300MHz)时，能够支援更低的工作电压(最低0.5V)，例如，硬体加速音/视讯播放。
因此，在宽Vdd电压范围(0.5V 至1.3V)内，FD-SOI的合成性能高于行动处理器专用的体效应CMOS制程，这些性能优势适用于提高峰值性能，或者在保证性能不变的前提下降低Vdd工作电压，因而降低动态功耗。
具有竞争力的处理速度/泄漏电流比
前面我们探讨了FD-SOI制程在性能/电压比方面的技术优势，接下来，我们将分析另外两大优势：具有竞争力的处理速度/泄漏电流比和最佳化能效。
FD-SOI制程不仅带来前文所述的性能优势，还具有同级产品最低的泄漏电流，下图二是前文图示的ARM Cortex-A9 关键通道在85℃时典型泄漏电流与最高频率之比。以系统的方法分析，当泄漏电流相同时，FD-SOI在标称电压(1.0V)时的执行频率高于标称电压(1.0V)时的LP制程或标称电压(0.9V)时的HP制程。
图二LP、HP和FD-SOI制程的泄漏电流与处理速度比较
图二中的浅蓝色曲线代表Vdd=0.9V条件下的FD-SOI 泄漏电流/速度曲线，这意味着FD-SOI可让我们降低标称Vdd 电压(对动态功耗影响巨大的参数)，同时保持与LP和HP制程相同的或更高的性能。
然后，如蓝色延长虚线所示，施加在LVT FD-SOI电晶体上的正向体偏压(注1)使其能够达到HP可达到的性能，而在施加偏压后，多晶矽电晶体的泄漏电流增幅与LP制程相同。该泄漏电流/速度比优势是28nm FD-SOI制程独有优势，真正地融LP 和HP两大制程的优点于一身。
最佳化能效
对高阶行动应用来说，良好处理性能兼出色的泄漏电流还不够，在行动设备日常使用过程中降低不同工作模式的总功耗才是最大化电池续航能力的关键。图三描述了三种不同的28nm 制程的动态功耗特性，并给出了动态功耗－最大频率特性曲线。
图三LP、HP和 FD-SOI动态功耗/频率比较
从图三中不难看出，在特定频率时，FD-SOI的总功耗总是比其它两项技术低很多，即便达到目标频率所需的电源电压略高于28nm HP。这主要因为FD-SOI技术的总功耗中泄漏电流较低。在整个电源电压范围和对应的性能范围内均是如此，这充分证明，FD-SOI是能够给行动设备带来最高能效的解决方案。
从本文可以看出，28nm FD-SOI在对于行动运算设备极其重要的关键参数方面优于现有的体效应制程，具有高性能且低功耗的优点，因此，意法爱利信选用FD- SOI设计下一代NovaThor高性能智慧型手机和平板电脑平台。
注1 体偏压是在CMOS电晶体的体效应部份施加可变电压，以提高泄漏电流为代价换取更快执行速度(正向体偏压)，或者以牺牲性能为代价换取更低的泄漏电流(反向体偏压)。虽然体效应CMOS具有这项功能，但是，因为埋沟氧化层将电晶体通道与矽体效应部份(背栅效应)隔离，体偏压的效果在FD-SOI技术上更加出色。[!--empirenews.page--]
对于手机厂商和设计人员来说，消费者的期望意味着行动晶片需具备优异的性能，同时兼具低成本和低功耗。完全耗尽型绝缘上覆矽(Fully Depleted Silicon on Insulator，FD-SOI)制程技术，是满足这些需求的最佳解决方案。
在2012年行动通讯世界大会上(Mobile World Congress)，意法爱立信执行长Didier Lamouche证实我们的下一代 NovaThor 平台，即NovaThorL8540的后续产品，将采用 28nm FD-SOI 制程。 FD-SOI 技术目前已经可供晶片开发使用，该技术将会使28nm制程的晶片产品在性能和功耗方面有显著的提升。因为制程复杂程度相对较低，FD-SOI解决了制程升级、泄漏电流和可变性等问题，能够将CMOS制程节点进一步降至28nm或28nm以下。
像FinFET技术一样，FD-SOI最初是为20nm节点及以下开发设计，能够突破传统体效应CMOS制程升级的限制因素，例如，高泄漏电流和终端设备多样性的难题；但是，又与FinFET技术不同，FD-SOI保留了传统体效应CMOS制程的平面结构复杂度相对较低的优点，这可加速制程开发和量产速度，降低现有设计迁移难度。
意法爱立信、意法半导体、Leti 和Soitec的技术合作，让我们能够在28nm技术节点发挥FD-SOI的优势：先进性能、具有竞争力的处理速度/泄漏电流比和最佳化能效。第一部份主要讨论性能，第二部份将讨论其他两个优势。
在宽电压范围内性能领先
下图比较了在慢制程角(SS)和环境温度最恶劣时ARM Cortex-A9 CPU核心的一个特定关键通道能够达到的最高频率──Vdd电源电压曲线。每条曲线代表一个特定的28nm制程：
˙28HP-LVT是用于行动设备的高性能体效应CMOS制程，瞄准高性能行动设备CPU，具有处理速度快和闸极氧化层薄的特点，因此，从可靠性看，Vdd 过驱动能力有限 (~1.0V)。
˙28LP-LVT 是一种低功耗的体效应CMOS 制程，过去用于低功耗行动应用，LP 基于栅氧化层更厚的电晶体，支援更高的过驱动电压(高达1.3V)。
˙28FDSOI-LVT是意法半导体开发的28nm FD-SOI制程，闸极结构与28LP相似，也支援1.3V过驱动电压。
在这三种制程中，只考虑低压阈值(LVT)，因为处在这样的电压下时处理性能最高。
图一各种28nm 制程性能比较
28nm 制程性能比较
1. 首先观察到的是，在标称电压(HP＝0.9V，LP＝1.0V，FD-SOI＝1.0V)时，FD-SOI的峰值性能与HP制程相似；在Vdd电压相同时，性能比LP高35%。
2. 此外，随着Vdd 电压升高，FD-SOI的性能进一步提高，而HP 制程无法承受更高的电压，因此，前者的合成峰值性能高于后者。
3. 在工作电压过低时，如Vdd=0.6V, LP将无法执行或性能很低；FD-SOI与HP制程相当甚至高于HP制程，但是前者的泄漏电流和动态功耗要比后者低很多，我将在后面的内容中给予说明。
4. 相较体效应CMOS制程，FD-SOI的制程可变性低，在适合CPU处理非密集型任务的频率(200MHz-300MHz)时，能够支援更低的工作电压(最低0.5V)，例如，硬体加速音/视讯播放。
因此，在宽Vdd电压范围(0.5V 至1.3V)内，FD-SOI的合成性能高于行动处理器专用的体效应CMOS制程，这些性能优势适用于提高峰值性能，或者在保证性能不变的前提下降低Vdd工作电压，因而降低动态功耗。
具有竞争力的处理速度/泄漏电流比
前面我们探讨了FD-SOI制程在性能/电压比方面的技术优势，接下来，我们将分析另外两大优势：具有竞争力的处理速度/泄漏电流比和最佳化能效。
FD-SOI制程不仅带来前文所述的性能优势，还具有同级产品最低的泄漏电流，下图二是前文图示的ARM Cortex-A9 关键通道在85℃时典型泄漏电流与最高频率之比。以系统的方法分析，当泄漏电流相同时，FD-SOI在标称电压(1.0V)时的执行频率高于标称电压(1.0V)时的LP制程或标称电压(0.9V)时的HP制程。
图二LP、HP和FD-SOI制程的泄漏电流与处理速度比较
图二中的浅蓝色曲线代表Vdd=0.9V条件下的FD-SOI 泄漏电流/速度曲线，这意味着FD-SOI可让我们降低标称Vdd 电压(对动态功耗影响巨大的参数)，同时保持与LP和HP制程相同的或更高的性能。
然后，如蓝色延长虚线所示，施加在LVT FD-SOI电晶体上的正向体偏压(注1)使其能够达到HP可达到的性能，而在施加偏压后，多晶矽电晶体的泄漏电流增幅与LP制程相同。该泄漏电流/速度比优势是28nm FD-SOI制程独有优势，真正地融LP 和HP两大制程的优点于一身。
最佳化能效
对高阶行动应用来说，良好处理性能兼出色的泄漏电流还不够，在行动设备日常使用过程中降低不同工作模式的总功耗才是最大化电池续航能力的关键。图三描述了三种不同的28nm 制程的动态功耗特性，并给出了动态功耗－最大频率特性曲线。
图三LP、HP和 FD-SOI动态功耗/频率比较
从图三中不难看出，在特定频率时，FD-SOI的总功耗总是比其它两项技术低很多，即便达到目标频率所需的电源电压略高于28nm HP。这主要因为FD-SOI技术的总功耗中泄漏电流较低。在整个电源电压范围和对应的性能范围内均是如此，这充分证明，FD-SOI是能够给行动设备带来最高能效的解决方案。
从本文可以看出，28nm FD-SOI在对于行动运算设备极其重要的关键参数方面优于现有的体效应制程，具有高性能且低功耗的优点，因此，意法爱利信选用FD- SOI设计下一代NovaThor高性能智慧型手机和平板电脑平台。
注1 体偏压是在CMOS电晶体的体效应部份施加可变电压，以提高泄漏电流为代价换取更快执行速度(正向体偏压)，或者以牺牲性能为代价换取更低的泄漏电流(反向体偏压)。虽然体效应CMOS具有这项功能，但是，因为埋沟氧化层将电晶体通道与矽体效应部份(背栅效应)隔离，体偏压的效果在FD-SOI技术上更加出色。[!--empirenews.page--]
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