台积电或抢先英特尔一步推出3-D芯片堆叠产品

TAITRA的报告援引了一则匿名消息： Intel曾于今年5月表示，他们将于今年年底前开始量产结合了三门晶体管技术（台积电计划14nm节点启用类似的Finfet技术）的芯片产品。而台积电这次推出采用3-D芯片堆叠技术半导体芯片产品的时间点则与其非常靠近。

虽然台积电在与intel的3-D芯片竞速比赛中获胜了，但需要说明的是，台积电采用的技术与Intel的三门晶体管技术存在很大的区别。台积电开发的3-D芯片堆叠技术与其它半导体厂商一样，以穿硅互联技术（TSV）为核心 ，通过在互联层中采用TSV技术来将各块芯片连接在一起，以达到缩小芯片总占地面积，减小芯片间信号传输距离的目的。而英特尔采用的三门晶体管技术则是从芯片的核心部分晶体管内部结构上进行改革，业界称为FinFET，因为硅通道类似于一个从半导体基片上凸起来的鳍。

根据外贸协会的报告，3-D技术等效增大了单芯片中的晶体管密度高达1000倍，而能耗则可降低50％左右。新技术有望解决传统的“平面”的晶体管遇到的只能二维移动电子的困难。

在增加芯片单位面积内的晶体管密度方面，3-D芯片堆叠技术和三门晶体管技术均能起到正面的影响作用。

TAITRA还引用了台积电研发部门高级副总裁蒋尚义的话称，台积电一直都在与芯片封装商，以及芯片自动化设计软件开发商就改善3-D芯片堆叠技术的实用性方面进行紧密合作。