IMEC、Atrenta开发最新3D晶片设计流程

时间：2011-05-31 04:45:00

关键字：晶片 DAC 应力 3D设计

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[导读]EDA 公司 Atrenta 宣布，其与 IMEC 合作的 3D整合研究计划，己针对异质 3D堆叠晶片组装开发出了规划和分割设计流程。 Atrenta 和 IMEC 也宣布将在今年6月6~8日的 DAC 展中，展示双方共同开发的设计流程。该设计流程

EDA 公司 Atrenta 宣布，其与 IMEC 合作的 3D整合研究计划，己针对异质 3D堆叠晶片组装开发出了规划和分割设计流程。 Atrenta 和 IMEC 也宣布将在今年6月6~8日的 DAC 展中，展示双方共同开发的设计流程。
该设计流程结合了由Atrenta的Spyglass实体3D原型工具，以及IMEC开发的热及机械应力模型所制作的布局规划。瞄准领域包括：针对行动及高性能应用的产品、影像应用、堆叠DRAM和固态磁碟(SSD)等。

在3D设计领域，有数个较具潜力的分割和互连解决方案，包括矽内插器和晶粒方向的选项在内。其他的挑战还包括在组装和最终配置阶段可能引发的热性能和机械应力等问题。

受限于时间和成本，要透过全面性的设计来探索不同的解决方案几乎是不可能实现的。因此，在真正开始设计前从虚拟分割和原型建置获得反馈极具潜在优势。

Atrenta 3D设计流程的关键组件是由IMEC开发的精巧热机(thermal and mechanical)模型，以及经验证的逻辑上DRAM封装零件。

此次在DAC中的展示包括针对绕线拥挤(routing congestion )之3D堆叠的设计分割；透过矽穿孔(TSV)的布局；背面重新分配层的支援，以及可在3D平面图上显示热剖面图的功能，IMEC表示。

编译： Joy Teng