台积电28奈米晶片设计生态环境建构完成

台积电(2330)今(26)日宣布，已顺利在开放创新平台(Open Innovation PlatformTM)上，建构完成28奈米设计生态环境，同时客户采用开放创新平台所规划的28奈米新产品设计定案(tape out)数量已经达到89个。此外，台积电亦将于美国加州圣地牙哥举行的年度设计自动化会议(DAC)中，发表包括设计参考流程12.0版(Reference Flow 12.0)、类比/混合讯号参考流程2.0版(Analog/Mixed Signal Reference Flow 2.0)等多项最新的客制化设计工具，强化既有的开放创新平台设计生态环境。

台积电指出，28奈米设计生态环境已准备就绪，提供包括设计法则检查(DRC)、布局与电路比较(LVS)及制程设计套件(PDK)的基础辅助设计；在基础矽智财方面有标准元件库(standard cell libraries)及记忆体编译器(memory compilers)；另外，此设计架构亦提供USB、PCI与DDR/LPDDR等标准介面矽智财。客户可经由TSMC-online下载这些设计工具与套件。

台积电表示，一直以来与电子设计自动化(EDA)夥伴在28奈米世代的合作相当紧密，共同追求设计工具的一致性，改善设计结果。目前EDA主要领导厂商Cadence、Synopsys 与Mentor运用于28奈米晶片上的可制造性设计统一(United DFM)架构便是一个很好的例子。

而台积电参考流程12.0版新增加许多特色，可应用于透过矽基板(silicon interposer)及矽穿孔(TSV)技术制造生产的2.5-D/3-D ICs、提高28奈米以模型为基础模拟可制造性设计的速度。另外，此参考流程亦可运用在先进电子系统阶层设计(ESL)，整合台积电的功率、效能及面积制程技术。

另外，此参考流程版本将首次呈现台积电20奈米穿透式双重曝影设计(Transparent Double Patterning)解决方案，持续累积在创新开放平台架构下20奈米的设计能力。另外，类比/混合讯号参考流程2.0版本提供先进的多夥伴类比/混合讯号设计流程，协助处理复杂度与日俱增的28奈米制程效能与设计挑战，并解决在高阶可制造性设计(Superior DFM)与设计规范限制(RDR)间相容性及可靠性问题。