Cadence扩大与台积电合作　推进28奈米

益华(Cadence)拓展与台积电合作范围，宣布支持台积电模拟／混合讯号(Analog/Mixed-Signal)设计参考流程1.0版，以实现28奈米制程技术。另一方面，TLM(Transaction-Level Modeling)导向设计与验证、3D IC设计实现以及整合DFM等设计技术与流程，也已融入台积电设计参考流程11.0版中。

Cadence指出，透过与台积电在这项全新设计参考流程上的合作，可协助促进先进混合讯号设计的上市时程，帮助降低在设计基础架构的冗余投资，并提高投资报酬。

Cadence产品管理事业群处长Sandeep Mehndiratta表示，随着无线、网络架构、消费性与中央处理器(CPU)设计复杂度日益增加，模拟与混合讯号IP将会占有芯片设计的50%以上。

Sandeep Mehndiratta进一步指出，Cadence的台积电 AMS设计参考流程 1.0版，专为台积电芯片技术优化，为客户提供周延的设计、验证与设计实现解决方案，实现28奈米制程最高设计质量的先进混合讯号设计，将可解决当今在无线、网络架构、消费性与其他应用方面，芯片设计中模拟与混合讯号功能日益高涨的复杂性，也满足了整合的需求。

另一方面，Cadence表示，其TLM导向设计与验证、3D IC设计实现以及整合DFM等设! 计技术与流程，也已融入台积电设计参考流程11.0版中。

Cadence指出，此次与台积电的合作中，为低功耗、先进制程与混合讯号设计提供更多的支持。在低功耗领域中，这个流程以Common Power Format (CPF)为基础，支持power state validation与IP library view。在先进制程领域中，以台积电的iLPC进行微影hot spot修正，以及dummy metal/via插入的修补方式，解决hot spot 的议题，并能将症结反馈至自动化布局与绕线工具的单独GDS接口。

在系统封装(System-In-Package；SiP) 混合讯号设计方面，有SiP die/package floorplan、混合讯号IR drop与先进SiP静态时序分析等封装支持。这些崭新的设计参考流程元素，从系统层到签核(signoff)为设计团队提供更高能见度与可预测性，协助在功耗、效能与设计尺寸trade-off的挑战下进行优化，并实现最高设计良率。

Cadence资深副总裁兼策略长黄小立表示，移转? 饇玟]计阶层进行萃取的做法，让客户获得相当大的优势，因为从系统层设计到实体设计的阶段，进行IP的建立和重复利用，让设计与验证生产力大幅增加。透过提高生产力，才能够跟上日益增高的设计复杂性，并且满足紧迫上市时程的需求。