日本应用物理学会采用晶圆粘贴法制成超薄III-V族半导体FET

目标是实现最终形态的MOS FET。(点击放大)

已验证其性能超过具备超薄SOI构造的硅MOS FET。(点击放大)

制造元件时使用的晶圆粘贴法。(点击放大)
东京大学研究生院工程学研究系电气工程学专业教授高木信一的研究小组，与日本产业技术综合研究所和住友化学联合采用晶圆粘贴法，制成了超薄III-V族半导体FET，并已证实其性能超过了超薄SOI（silicon on insulator）构造的硅MOS FET。此次在硅底板上制成了具有9nm厚InGaAs通道的III-V族半导体FET，并获得了约900cm2/Vs的电子迁移率。据介绍，这一数值是具有超薄SOI构造的硅MOS FET可获得的电子迁移率的约两倍。

关于厚度小于10nm的超薄InGaAs通道，“通道表面粗糙是造成载流子迁移率降低的主要原因”（东京大学研究生院工程学研究系电气工程学专业的横山正史）。因此，研究小组以InP层包覆InGaAs通道，使通道表面非活性化，以防止其与氧原子等结合。据介绍，与通道表面未经过非活性化处理时相比，载流子迁移率提高到了300倍。今后将通过进一步提高通道品质等方法，“使载流子迁移率提高到硅MOS FET的5～6倍”（横山）。

研究小组已在2009年6月举行的“2009 Symposium on VLSI Technology”上就此次制造元件时采用的晶圆粘贴法进行了技术发表。技术应用的主要步骤如下。首先，使InGaAs通道在InP底板上生长。然后，采用ECR等离子溅射（Plasma Sputtering）法，在InGaAs上形成SiO2绝缘膜。对SiO2/InGaAs/InP底板和硅底板分别施以ECR等离子处理，并激活其表面，进行热处理之后，在室温下粘贴两种底板。通过这种方法，可在硅底板上形成InP/InGaAs/SiO2构造。虽然此次使用了2英寸直径的晶圆，但该方法“还可用于口径更大的晶圆”（东京大学的横山）。

超薄III-V族半导体FET可以称作是结合高载流子迁移率的通道和嵌入式氧化膜构造的“平面FET的最终形态”（东京大学的横山）。目前尚未确立可在硅底板上使高品质III-V族半导体通道成膜的技术。所以东京大学等开发的晶圆粘贴法作为可在硅底板上形成超薄III-V族半导体FET的新方法备受关注。（记者：大下 淳一）