中芯国际将采用Cadence的DFM和低功耗Silicon Realization技术

Cadence设计系统公司日前宣布中芯国际集成电路制造有限公司已经将Cadence Silicon Realization产品作为其65纳米参考流程4.1版本（Reference Flow 4.1）可制造性设计（DFM）以及低功耗技术的核心。以Cadence Encounter Digital Implementation System为基础，两家公司合作为65纳米系统级芯片（SoC）设计提供了一个完整的端到端的Silicon Realization流程。
经过严格评估，中芯国际选择了Cadence Silicon Realization产品，基于其强大的层次化流程 (hierarchical flow)，应用于大规模和高质量的设计。中芯国际认为此紧凑结合了功能性、物理和电气领域的整合流程，可用于评估、逻辑设计、验证、物理实现与设计内签收，并大大提高设计师的效率、易用性, 及获得更具确定性的结果 (deterministic results)。
中芯国际流程中包含的Cadence Silicon Realization技术包括Incisive® Enterprise Simulator、 Encounter® RTL Compiler、 Encounter Test、 Encounter Conformal® Low Power、 Encounter Conformal Equivalence Checker、 Encounter Digital Implementation System、 QRC Extraction、 Encounter Timing System、 Encounter Power System、 Litho Physical Analyzer、 Litho Electrical Analyzer、 Cadence CMP Predictor 和 Assura® Physical Verification。
“我们的共同客户将会从Cadence对参考流程4.1的贡献中大大获益，它解决了在65纳米节点上遇到的两个重要问题，设计的余量和良率（design margins and yields）”中芯国际设计服务部资深总监朱敏说。“全面应用端到端Cadence Silicon Realization流程进行数字设计、验证与实现，结合我们的参考流程，将会让我们的客户达到更高的效率、生产力以及提高芯片的质量，缩短上市时间。”
Cadence最近公布了一款全新的全盘式Silicon Realization方法，芯片开发不再是传统的单点工具拼贴，而是采用流线化的端到端综合技术、工具与方法学。这种新方法着重于提供能确保达成Silicon Realization的产品和技术所需的三个条件：统一的设计意图、提取 (abstraction) 和收敛 (convergence)。这种方法是Cadence公司其 EDA360 (Electronic Design Automation 360, 一个新的电子自动化设计系统) 战略的一个关键组成部分，目标是提高生产力、可预测性和可盈利性，同时降低风险。
“作为中芯国际的长期合作伙伴，很高兴再次与他们的技术专家合作，帮助我们的共同客户开创一条Silicon Realization的快车道，”Cadence产品管理部总监David Desharnais说。“与领先的客户和中芯国际这样的设计链合作伙伴合作，是实现Cadence EDA360愿景的关键，也是实现更高生产力、可预测性和可盈利性的关键。” 0 0