台积电率先量产40纳米工艺

40纳米工艺是目前半导体产业最先进的量产工艺之一。台积公司系于今年三月份对外公布40纳米泛用型及40纳米低耗电工艺相关计划时程，其中40纳米泛用型工艺适用于高效能的产品应用，例如中央处理器、绘图处理器、游戏机、网络、可程序化逻辑门阵列（FPGA）以及硬盘驱动芯片等产品应用；40纳米低耗电量工艺则适用于通讯基频芯片、应用处理器、可携式消费产品以及无线通讯产品等应用。

美商AMD公司资深副总裁暨绘图产品事业群总经理Rick Bergman表示，40纳米工艺是使得绘图芯片及其它半导体组件更具成本效益的重要关键，特别是在2009年。台积公司量产40纳米工艺，是AMD与台积公司长久以来共同成功量产先进工艺的又一里程碑。

美商Altera公司全球营运和工程资深副总裁Bill Hata表示，现今芯片设计人员所面临的挑战是如何在增加产品功能的同时不增加产品耗电。Altera推出业界最先进的40纳米可程序化逻辑组件(Programmable Logic Device)，芯片设计人员可以藉此在现有的耗电规格范围内，快速地进行组件整合及实现产品创新。

美商NVIDIA公司营运资深副总Debora Shoquist 表示，高效能绘图芯片对不同产业的重要性将会与日俱增，而台积公司40纳米泛用型工艺所提供的优势，能使得绘图芯片的设计开发不断地突破可能的限制进而更上层楼。

台积公司全球业务暨行销副总陈俊圣表示，就满足台积公司广大客户群技术需求的角度而言，我们于此时成功量产40纳米泛用型及40纳米低耗电工艺，可以说是最适当的时机，这也将有助于半导体产业以及其它产业的创新，走出目前经济的低谷。

台积公司40纳米泛用型及40纳米低耗电工艺都已经通过工艺验证，也按原订计划产出首批芯片，并在今年10月份随着客户产品进入量产通过了产品验证。如同台积公司其它世代工艺，不论是40纳米泛用型工艺或是低耗电工艺，都可以搭配混合信号、射频以及嵌入式内存工艺，以满足多种不同的产品应用。

台积公司先进技术事业资深副总刘德音表示，台积公司成功量产40纳米工艺，又再一次展现我们一但提出量产时程就必定按时推出的承诺，也再次大幅领先竞争对手。

目前多家客户已经采用台积公司经过工艺验证的设计参考流程9.0版来充分利用40纳米泛用型及40纳米低耗电工艺所提供的种种优势。设计参考流程9.0 版纳入许多创新的低耗电技术及工具，也提供芯片设计人员直觉式的半世代产品设计方法，无须针对不同设计工具多次自行订定工艺微缩参数，而是可以直接取得微缩相关参数，将原本以45纳米设计准则进行设计的产品，直接微缩至40纳米。此外，设计参考流程9.0 版也进一步强化了时序分析、以统计分析为基础的设计以及可制造性设计功能。

台积公司40纳米泛用型及40纳米低耗电工艺的芯片闸密度（Raw gate density）最多可达65纳米工艺的2.35倍。与65纳米泛用型工艺相较，在相同的漏电流水准下，40纳米泛用型工艺的效能增加幅度可达30%；如果是在相同的运转速度情况下，其漏电流减少幅度则可达70%。此外，其操作功耗减少幅度则可达45%。另一方面，与65纳米低耗电工艺相较，在相同的运转速度情况下，40纳米低耗电工艺的漏电流减少幅度可达46%，操作功耗减少幅度可达50%，此一工艺也创下业界SRAM单位元面积仅有0.242平方微米以及宏尺寸最小的纪录。