Synopsys综合和布局及布线生产效率提升两倍

Synopsys日前宣布，在其Galaxy设计实现平台中推出了最新的RTL综合工具Design Compiler 2010，它将综合和物理层实现流程增速了两倍。Design Compiler自1988年问世以来，随着工艺技术从1.5微米到32纳米的进步，而不断得到调整升级。而今时序与面积布线的优化已成为主要的挑战，最新版工具与时俱进，针对拓扑技术进行扩展，为Synopsys布局布线解决方案IC Compiler提供“物理层指引”;将时序和面积的一致性提升至5%的同时，还将IC Complier的布线速度提升了1.5倍，在四核平台上可两倍提升综合运行时间。

Synopsys 总监Gal Hasson说， 在最近6年Design Compiler的优化过程中，累积的速度提升已达到18倍，漏电降低已达到三分之二。在互连延迟成为主要矛盾的今天，如何尽早在设计过程中解决互连拥塞等问题，都是EDA软件目前优化的方向。而Design Compiler 2010正是在这一方面有了很大的突破。通过“物理层指引物理指导”工具，帮助工程师简化了流程，并将IC Compiler的布局速度提升了1.5倍。Design Compiler 2010也为RTL设计师们提供了在综合环境内部进入到IC Compiler进行布局规划的功能。按下按钮后，设计师们就能够进行布局的调整，确保他们尽早识别和修复布局问题和获得更快速的设计收敛。