Altera开发最新IP内核芯片 降低FPGA设计复杂性

Altera公司的40-Gbps以太网（40GbE）和100-Gbps以太网（100GbE）知识产权（IP）内核芯片能够高效的构建需要大吞吐量标准以太网连接的系统，包括，芯片至光模块、芯片至芯片以及背板应用等。介质访问控制（MAC）和物理编码子层以及物理介质附加（PCS+PMA）子层IP内核符合IEEE802.3ba?-2010标准要求，降低用户在Altera 28-nm Stratix® V FPGA和40-nm Stratix IV FPGA中集成40GbE和100GbE连接的设计复杂度。

企业和产品市场副总裁Vince Hu评论说：“越来越多的系统设计使用高速以太网——不仅仅是局域网附加子层，而且还有系统内部互联，因此，包括40GbE/100Gb EMAC和PCS+PMA层在内的子系统IP成为系统设计团队工具包的关键组成。这些内核针对Altera开发套件和Altera Quartus® II软件12.0集成进行优化，适用于在Stratix IV和Stratix V FPGA中开发高性能、低成本子系统IP。”

通过这一开发，Altera支持40GbE/100GbE系统级吞吐量，提高FPGA设计人员的设计抽象级，同时提升设计团队的效能。40GbE以及100Gb EMAC和PHYIP内核提供的接口包括一个基于数据包的通道，与前一代以太网系统在逻辑上兼容。数据速率高达28.05Gbps和14.1Gbps，并且具有收发器的Altera Stratix VGT和GXFPGA，以及数据速率达到11.3Gbps的Stratix IV GTFPGA都支持这些内核。Stratix FPGA结合了高密度、高性能以及丰富的特性，支持用户集成更多的功能，提高系统带宽。