争食2.5D/3D IC商机大饼 联电TSV制程明年量产

联电矽穿孔(TSV)制程将于2013年出炉。为争食2.5D/三维晶片(3DIC)商机大饼，联电加紧研发逻辑与记忆体晶片立体堆叠技术，将采Via-Middle方式，在晶圆完成后旋即穿孔，再交由封测厂依WideI/O、混合记忆体立方体(HMC)等标准组装晶片。目前规画于今年第四季迈入产品实测阶段，并于2013年展开商用量产。

联华电子市场行销处长黄克勤认为，3DIC迈向普及仍需2～3年时间，原因包括制造成本过高、EDA工具仍未完备等。

联华电子市场行销处长黄克勤表示，联电与记忆体大厂尔必达(Elpida)正联手打造28奈米(nm)晶圆TSV制程，加速2.5D和3DIC问世。现基于Via-Middle的TSV生产技术已到位，今年第三季将在中段制程(MEOL)试作逻辑晶片与记忆体堆叠，并于第四季结合台湾半导体封测厂技术能量，展开产品层级封装(ProductLevelPackaging)与晶片效能、可靠度测试。

在半导体摩尔定律(Moore"sLaw)演进遭遇瓶颈之际，2.5D及3DIC设计将大幅增强晶片效能、频宽支援，同时能缩减功耗与印刷电路板(PCB)占位空间。因此，黄克勤强调，联电不断加码投资研发，并拉拢半导体设备、封测及晶片业者，按部就班建立3DIC生态系统，除能延续摩尔定律外，亦能扩张旗下晶圆代工业务范畴。预计明年联电的TSV制程导入商用后，营收也将显著加温。

与此同时，考量TSV未来将应用在20奈米以下先进制程，势将面临裸晶体积缩小后，微缩TSV直径与提升对位精准度的技术挑战，联电亦抢先展开新技术布局。黄克勤透露，联电将跳脱传统TSV制作方式，改良TSV制程结构，借以优化3DIC的可靠度与功能表现。

无独有偶，台积电亦致力发展2.5D/3DIC一条龙制程--CoWoS(ChiponWaferonSubstrate)，并预计于2013年开始放量，冲刺3DIC晶圆代工的市占版图。不过，该方案几乎囊括TSV、晶??片堆叠与部分封测制程，可能发生与封测厂相互争利的情况，引发业界关注；相较之下，联电仍谨守晶圆代工分际。

黄克勤指出，联电的2.5D/3DIC解决方案，仅锁定Via-Middle的TSV服务，针对晶片商的设计精准凿穿晶圆，而矽穿孔露出(Via-reveal)或晶片堆叠组装等后段制程(BEOL)再交由封测业者操刀。由于专注TSV供应，将能避免设备投资负担过重或引来激烈的市场竞争，同时也能扩展客源与封测厂合作伙伴，削减物料清单(BOM)成本，促进3DIC价格更快达到市场甜蜜点，加速普及。

据了解，Via-Middle模式系晶圆产出后才增添一道TSV工序，与直接在晶圆制造时就进行TSV的Via-First，或晶圆交至封测厂手中才导入TSV的Via-Last两种方案相比，包括晶圆品质、良率及晶片商对设计的掌握度均较为出色，可望随着3DIC生态系统茁壮而崭露锋芒，成为晶圆代工厂的金鸡母。