SuVolta发布DDC技术的电路级性能与功耗优势

致力于开发低功耗CMOS技术的公司SuVolta日前发布了一项旨在展示其DDC(深度耗尽通道，Deeply Depleted Channel™)技术在性能和功耗方面优势的测试结果。该结果来自于采用SuVoltaPowerShrink™低功耗CMOS平台设计、并由富士通半导体有限公司的65纳米低功耗工艺制造的模拟及数字电路。SuVolta与富士通半导体在12月10日旧金山开幕的IEDM会议上发表的文章中将公布这项成果。

富士通半导体有限公司的高级执行副总裁HaruyoshiYagi博士指出：“IEDM文章的结果证实，富士通半导体基于DDC的工艺提供了65纳米或55纳米工艺所能达到的性能与功耗的最佳组合。DDC技术与富士通半导体低功耗工艺的集成实现我们的全部预期。基于DDC的技术将于2013上半年在55纳米工艺实现商品化。”

两家公司对分别采用富士通半导体的标准工艺和DDC技术制造的相同电路进行了比较。除了其他优势，DDC技术将1.2V工作电压、相同功耗下的数字电路性能提高了大约30%。如果将工作电压降到0.9V，同等性能下DDC技术则可将功耗降低47%。DDC在功耗和性能上的提高得益于全域以及局部阈值电压波动减小、基体效应提高以及有效电流(IEFF)提高等器件参数方面的优势。

富士通半导体是SuVolta DDC技术的首家授权用户。自从2011年6月宣布合作以来，两家公司在65纳米和55纳米节点上共同开发DDC技术，并于2011年的IEDM会议上介绍了通过DDC技术与富士通半导体的低功耗工艺集成而实现的SRAM模块在0.425V低工作电压下的低功耗运行。在今年的IEDM会议上，SuVolta展示的电路结果显示，DDC技术可带来更高速或更低功耗的运行(取决于设计需求)。具体优势包括：

相同工作频率下环型振荡器的动态功耗降低近50%，相同功耗下性能则可以提高约30% 全域阈值电压(VT)波动减小一个标准偏差 低电源电压(VDD)下有效电流(IEFF)最高可增大80% 适当偏压可紧缩边角设计 跨导运算放大器(OTA)电路增益即便在低工作电压下也有12dB的提升 全域以及局部镜像电源匹配都得到了提高

SuVolta公司总裁兼首席执行官Bruce McWilliams博士表示：“采用基于DDC技术的富士通半导体55纳米工艺制造的产品将很快面世，我们对此感到非常高兴。通过显著提升性能和高达50%的功耗降低，SuVolta公司正为业界提供一项灵活而低成本的器件技术选择，从而延续CMOS技术的优势。”

2012年国际电子器件会议(IEDM)将于12月10日至12日在加利福尼亚州旧金山市的联合广场希尔顿酒店召开。SuVolta与富士通半导体合作的“一种增强数字与模拟电路功耗/性能的高集成65nm系统级芯片工艺(A Highly Integrated 65nm SoC Process with Enhanced Power/Performance of Digital and Analog Circuits)”一文将于12月11日(星期二)在会期14.4时段进行演讲。