东芝推出用于40nm CMOS工艺的新平台技术

东芝宣布基于与NEC Electronics共同开发的45纳米工艺技术的40纳米 CMOS平台技术。新平台用于生产系统芯片以满足功率关键的移动应用，它消耗的功率不足65纳米级的大规模集成电路的一半。该公司还宣布，它预计将于2008财年的第四季度部署该技术用于样品生产，2009财年第二季度进行大规模生产 。这种新平台是今天在加利福尼亚州旧金山举行的国际电子设备会议（IEDM）上推出的。

高级移动应用需要更小的芯片尺寸和更低的功耗。虽然工艺升级是满足需求的一个解决方案，但是，缩短沟道长度往往造成漏电流。减少功耗和芯片尺寸均需要控制沟道杂质浓度和细化布线设计。

通过使用闪光灯退火，优化离子注入过程中的杂质，并应用含铪绝缘体和DFM （可制造性设计）技术，东芝公司已开发出并应用新的平台技术实现新的激活序列。双重闪光灯退火工艺提高了PMOS和NMOS性能。在注入过程中给锗掺杂氮离子能尽量减少沟道区的杂质浓度，这有助于提高晶体管的性能。含铪绝缘体增加了阈值电压，且使得沟道杂质的浓度不会过高，从而改善了驱动电流。DFM技术的应用极大地缩小了线路尺寸，同时减少了刻蚀缺陷。

东芝公司将进一步加强低功耗技术的开发，以满足更先进的后代产品需求。