55nm创新工艺震动消费类终端ASIC设计服务市场

兼容65nm IP、功耗大幅降低堪比40nm，富士通半导体ASIC/COT业务部明年将推出两套创新的55nm工艺模型，对成本、上市时间和功耗极其敏感的消费终端ASIC设计意义重大。

近日，在西安举办的2011中国半导体行业协会集成电路设计分会年会上，富士通半导体宣布其ASIC/COT业务部将在明年陆续推出两套创新的55nm标准单元，可帮助中国便携消费类终端IC设计公司以65nm的成本水平实现功耗大幅降低、性能堪比40nm工艺的设计，引起与会业内人士的高度关注，震撼全场。

据悉，富士通半导体这两套新的55nm工艺是基于65nm技术而开发，可使客户保护以往的投资。其中CS250L是基于对现有65nm后端工艺而优化的全新标准单元、SRAM，可使整体功耗降低20%，芯片面积则节省15%左右。最大的特点是全套65nm IP不需要重新做移植，GDS可以直接可以使用。

另一个全新的55nm工艺制程CS250S是富士通半导体通过获得Suvolta公司的授权后合作开发的。它是一项革命性的创新技术，通过全新设计的DDCTM晶体管，可以将现有65nm的功耗降低到原来的一半，而性能不受到任何影响，同时可很好地改善工艺生产造成的功耗波动。

这两项技术的推出，对于既要提高性能和增加功能，又要实现超长续航能力的智能手机、平板电脑等便携式消费类终端应用具有非凡的意义，且能实现快速上市并控制开发成本。

 
图1：富士通半导体ASIC/COT部门最新的55nm低功耗工艺 CS250L和CS250S即将上市。

承前启后：55nm工艺非常适合中国市场

低功耗的要求促使芯片设计者不得不追逐最新的40nm和28nm工艺，但这意味着巨大风险和投入，无论是工艺还是IP的投入和成熟度都在一定程度上阻碍了许多想法转变成硅片。

据富士通半导体公司ASIC/COT产品线高级经理刘珲介绍，从2010年开始已在中国看到越来越多的40nm设计，其中不乏几千万门级的智能终端IC。但正像刘珲指出的，40nm工艺超过百万美元的一次NRE费用让人着实“伤不起”，加上IP方面不菲的投资以及整合验证，使得项目风险很大。因此在40nm时代，与像富士通半导体这样有实力的ASIC设计公司合作以降低风险和成本是越来越多IC公司的选择。富士通半导体公司早在2008年就推出了40nm ASIC模型和工艺技术，并在继续开发28nm ASIC模型。已将40nm以下的设计制造委托给台积电，两者在产品质量和设计技术方面都已能很好地协同，形成了战略合作关系，成为富士通半导体的一种服务优势。

然而40nm工艺几百万美元的巨额投资和高风险还是令不少对成本非常敏感的消费类应用IC设计公司望而却步，特别是实力本就不算强大的中国IC设计公司。但在苹果iPad 2 A5处理器的“45nm召唤”下，中国厂商似乎不能停下追随的步伐，想着如何迅速推出更高速度、更小占位面积、更低功耗的新一代IC，以便抢占市场先机。

如何以更低的投入最大化地利用主流的65nm工艺去设计产品是业界很多公司都在寻求的目标。富士通半导体即将推出的创新55nm工艺可以说恰逢其时，也使中国消费电子IC厂商又多了一种选择，可不用急于往40nm节点冒进，在实现接近功耗的同时不仅能保护现有在65nm上的IP投资，而且NRE的费用仍像65nm一样处于能承受的水平，因此非常适合中国的国情。

完整、经过验证的IP加速上市时间
富士通半导体的ASIC/COT业务部门是一个完全独立的业务部门，一直给人非常低调的印象。多年来，他们通过整合自身在半导体工艺技术、关键IP和先进设计方法论上的巨大优势，一直在为包含终端消费类应用的IC客户和高速网络通信类的IC客户提供可靠而又完整的ASIC解决方案和增值的服务。

早在上世纪90年代，该公司就在中国大陆开始推广ASIC方案和设计服务，最初客户以通讯和网络IC公司为主。2006年，该公司又在中国开始推广其日本代工厂的COT服务，以便为中国客户提供90nm和65nm工艺的ASIC设计、IP、晶圆代工等多元化的服务，很多应用如卫星电视、CMMB等消费类应用芯片都是在富士通日本晶圆厂投片生产的（40nm以下设计是转由台积电代工）。从2008年开始起， 他们中国客户中消费类电子IC厂商的比重逐年升高。

“我们深谙中国市场的风格，所以在服务上保持着灵活的风格，确保客户更以满意的性价比实现先进的ASIC设计和制造。”刘珲说，“另外，从晶圆代工、IP授权、设计服务以及封装测试，我们强调的是一站式增值设计服务，可将客户的成本、风险、上市时间降至最低。”

上市时间是消费类终端芯片产品取得成功的最重要因素，而迅速地整合IP资源是达到这一诉求的关键。富士通半导体提供非常完整的针对这类应用芯片的解决方案，提供诸如USB、HDMI、PCIE、SATA、MIPI、ARM CPU、AD/DA电源管理等诸多经过严格评估和量产验证的IP。而这些IP大部分都是富士通内部开发的，如此省去了客户为寻找各个IP而去和不同IP供应商谈判的时间。从芯片的风险角度来讲，一旦芯片出现IP的质量问题，客户也无需为此而在各个IP供应商之间周旋。从成本角度，富士通半导体所提供的打包IP方案也会帮助节省客户初期的IP 投入。 

 
  图2：富士通半导体可提供完整、经过制造验证的高品质IP。

上文提到的智能手机、平板电脑、智能电视等创新消费类终端应用需要有巨大的带宽来支持，也就带来通信网络骨干网上传输设备技术的不断革新的要求，从单模光纤传输10G到40G，再从40G到100G，未来还再向400G甚至一“太”比特的传输级别发展。

超高速模拟混合IP（55G-65G CMOS ADC/DAC IP）的面市使得承载更大通信带宽的100G技术提前成为现实，助推整个产业革命。目前富士通是全球掌握此项技术领先的半导体厂商，通过整合富士通其他高速通信接口IP（Serdes）和全球化的设计资源，富士通半导体在光传输网领域成为全球最有竞争力的ASIC厂商之一。

据悉，目前已有多家世界顶级通信设备供应商使用了富士通的IP应用到100G网络建构方案中，使得100G传输网在世界范围内比预期提前2年实现商用。刘珲颇有感触地说：“这也许不像Apple对我们生活的改变那么直观，但是大家都知道，如今的世界就是一个构建在网络上的世界，因此我可以自豪地说，富士通的ADC也是改变世界的幕后英雄！”

优势的ASIC设计方法论（methodology）
本次富士通半导体推出的针对消费类终端的55nm创新工艺部分体现了富士通半导体在低功耗制程上所具备的优势。对于通常都在上亿门设计规模的100G网络传输设备ASIC又该如何应对功耗方面的挑战呢？

 
     图3:富士通半导体的动态电压调整（DVS）设计技巧。

这类ASIC功耗都是几十瓦，除了前面提到的那些低功耗技术肯定不足以解决问题，必须还有一些别的手段，比如Dynamic Voltage Scaling（DVS，动态电压调整）。为实现DVS，富士通半导体开发了Process Monitor和Temperature Monitor的独特技术。 Process monitor可以在每个block中加一个，并可以直接连到SPI总线上。Temperature monitor已经内嵌入富士通提供的ADC、DAC和高速接口中，只需在芯片上加一些控制算法就可以监控制程和温度情况的变化，也可以用一些现成的片外芯片来控制。

有实例表明，使用了DVS的技术后，从fast corner到slow corner平功耗均都有20%多的降幅。而且fast corner和slow corner更加集中，对于封装热阻的考虑变得更加收敛。

对于其他很多挑战诸如超高速信号的噪声隔离，在芯片内、封装上以及PCB板上富士通半导体都开发了很多独特的抗噪技术，在与客户一起合作的ASIC芯片中，富士通的这些技术和经验可帮助客户在最短的时间设计出最可靠的芯片。 
 
图4：富士通半导体ASIC/COT全球的设计团队分布情况和大致服务流程。

刘珲介绍说，富士通半导体ASIC/COT部门在美国、欧洲、日本、新加坡、中国上海、香港都设有设计中心，可实现优势设计方法论、技术资源的共享，以便更好地为本地客户提供可直接面向制造的可靠设计服务。