PCB设计高速发展 Allegro 16.6助力布局优化
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摘要: 科通集团日前在北京、上海、深圳召开Cadence Allegro 16.6技术研讨会,与工程师分享Cadence Allegro 16.6的最新功能特点。科通集团表示,将以本地化的优质服务,把Cadence Allegro 16.6的优势与本土需求结合,让工程师深入了解Cadence Allegro 16.6给设计带来的优化。
关键字: 解决方案, 电源, 芯片
科通集团日前在北京、上海、深圳召开Cadence Allegro 16.6技术研讨会,与工程师分享Cadence Allegro 16.6的最新功能特点。科通集团表示,将以本地化的优质服务,把Cadence Allegro 16.6的优势与本土需求结合,让工程师深入了解Cadence Allegro 16.6给设计带来的优化。
PCB的设计趋势
科通Cadence产品经理王其平认为,PCB的三个设计趋势是:小型化,功能越来越多;高速化;工具的智能化。在高速、高密度PCB设计方面,Cadence提供了很好的解决方案来优化电路板布局。以多层PCB设计为例,Cadence的工具可以通过优化布局来减少设计层数,节省成本。“用其他工具需要8层完成的设计,用Cadence工具可能仅需4层就能实现。”
随着未来的设计趋势将向高速、高密度发展,仿真功能变得非常重要。因此,今年Cadence收购了信号与电源完整性技术供应商Sigrity,从而进一步加强了仿真的能力。Sigrity提供了丰富的千兆比特信号与电源网络分析技术,包括面向系统、PCB和IC封装设计的独特的考虑电源影响的信号完整性分析功能。Sigrity分析技术与Cadence Allegro和OrCAD设计工具的组合将会提供全面的前端到后端的综合流程,帮助系统和半导体公司提供高性能设备,应用千兆比特接口协议,例如DDR和PCI Express。
Cadence Allegro 16.6的最新功能特点
与Protel提供的是一个完整的设计工具包不同,Cadence Allegro工具提供了极其灵活的配置,通过拆分成许多功能模块,不同需求的客户可以找到最贴切的方案,从而大幅节省了成本。相比Allegro 16.5,之前的Pspice只能支持单核,而新的Pspice可支持多核(超过4核),因而在仿真速度方面最高提升4倍。加强了与用户互动的功能,可通过云存储将设计放到云端。此外,在Team Design、小型化、三维接口等方面都有很好的改进。
Allegro 16.6能够将高速界面的时序闭合加快30~50%,这有赖于时序敏感型物理实现与验证,其对应的业界首个电子CAD(ECAD)团队协作环境,面向使用Microsoft SharePoint技术的PCB设计。
Allegro 16.6产品线的新功能有助于嵌入式双面及垂直部件的小型化改良,改进时序敏感型物理实现与验证,加快时序闭合,并改进ECAD和机械化CAD(MCAD)协同设计--这些都对加快多功能电子产品的开发至关重要。Allegro套件的PCB设计小型化功能在16.5中已经提供,Allegro 16.6产品套件继续利用嵌入式有源及无源元件最新的生产工艺,解决电路板尺寸不断缩小有关的特定设计问题。元件可利用Z轴垂直潜入到PCB内层,大大减少X和Y轴布线空间。
Allegro 16.6通过自动交互延迟调整(AiDT)加快时序敏感型物理实现。自动交互延迟调整可缩短时间,满足高级标准界面的时序约束,例如DDR3等,缩短的程度可达30~50%。AiDT可帮助用户逐个界面地迅速调整关键高速信号的时间,或将其应用于字节通道级,将PCB上的线路调整时间从数日缩短到几个小时。EMA Timing Designer结合Allegro PCB SI功能,帮助用户迅速实现关键高速信号的时序闭合。
业界评价
据王其平介绍,过去一年,科通代理Cadence的业务量实现了将近100%的增长,客户群数量不断突破,市场占有率也不断增加。他解释说,例如,手机向智能手机的转移使得很多开发平台往Cadence平台转移。这是由于客户的设计复杂度不断提升,对于工具的需求也不断往高端靠近。而从以已有实例来看,客户用两个月时间即可完成从Protel向Cadence工具的全部切换。
王其平表示,市场资源和联合支持是科通的重要优势,科通可以为用户提供从芯片级到板级的良好支持,在成本方面也更具竞争力。从2011年开始代理Cadence产品至今,科通始终专注于如何实现更好的服务,将获得市场占有率放在第一位,短短两年客户数量已达到100多位。目前,除了每周二的在线培训,科通还通过workshop、研讨会等其他形式为客户提供多种支持。