测试成本已成为芯片设计成本的主要组成部分

测试成本已成为芯片设计的一个主要问题，相信这一点没有人会提出质疑。但真正让人不解的是这个问题的严重性，不仅因为测试成本在某些系统级芯片设计中已是芯片成本最大组成部分，而且有些设计经过判定后发现是不可能测试的。现在我们开始看到，随着工艺的发展，可能会导致某些可测性设计技术失去作用。

业界正在从几个方面奋力扭转这一局势。首先是扫描，几年前它还是一种有争议的技术，而现在几乎已经普及了；其次，人们也逐渐认识到用功能测试仪做完整测试既没有时间又常常根本无法进行，因此各种内置自测试(BIST)技术开始成为主流；第三，受BIST发展的影响，新一代低成本测试仪开始走向市场，有望大幅度削减批量测试的投资成本，同时提高故障覆盖率。

但即便将这些措施合起来就够了吗？业界很多人士并不这么认为。在更多时候，不仅仅是可测性设计，还包括可测性结构，对设计人员来说都会成为同现在的功能验证及时序收敛一样深奥的问题。

从扫描开始

扫描链插入一直是测试方案的第一道防线。扫描链一般在门级参与到设计中，除了扫描控制逻辑模块之外，它对RTL模型是透明的。插入之后可以提供逻辑块隔离方法，将输入改为已知状态，向模块提供时钟并记录输出结果。如果做得好的话，扫描可以取得非常高的故障覆盖率，至少对反复出现的故障是这样。然后更重要的是，扫描只要求对芯片做串行输入输出，这样通常有四线接口就足够了。
但是扫描也有很多问题，最明显的是对待测模块选择什么输入模式。Mentor Graphics公司DFT产品经理Greg Aldrich表示，这个问题的本质实际上就是测试所采用的主要策略。扫描链原先是用来向逻辑模块施加功能测试矢量，并假定如果逻辑模块工作正常它就不会受到破坏。但随着复杂程度增加，功能模板越来越明显地感到既不好也不够，它需要结构化即来自于逻辑模块的拓扑结构，而不是预定行为特性。

Aldrich认为：“从功能测试到结构测试的转变是现在的一个大问题，即使采用结构扫描测试的设计经常也要恢复到功能向量以进行高速测试，这点需要改变，而改变又将会影响模块如何设计以及如何选择矢量。”

扫描的另一个问题是串行测试接口流入流出的数据量。对付这个难点的方法很简单：先把模板压缩，送到扫描链之前在片上进行扩展，然后离开芯片之前压缩输出。Mentor Graphics发布了RTL软件包和支持这种做法的软件，RTL模块利用专用算法进行压缩和扩展，每个扫描链只需要约20个门。据产品推广经理 David Stannard介绍，它能够实现约10：1压缩比。

BIST正在普及

还有一个能解决该问题但需要更多设计人员的复杂办法是将电路做进每个逻辑模块里，生成测试模板并就在上面检查结果，换言之即是BIST。BIST一直用于片上存储器结构，但随着逻辑模块越来越复杂速度越来越快，BIST也成为逻辑模块必须遵循的要求。

这种转变似乎不费脑筋，即增加少量传统逻辑，大幅提高测试速度，但早期情况不是这样。华腾(SynTest)科技公司总裁兼CEO王荣腾博士解释说：“逻辑模块的内部频率对外置测试仪太高，同时也太复杂，不能把所有信号引出，这些因素都驱使人们去尝试BIST。但是早期BIST技术强加了许多设计人员认为不可能做到的时间限制，技术问题导致很多人认为BIST本身是一个不好的选择，庆幸的是现代技术已解决了这些问题。”

的确很庆幸，因为传统技术即将失去用途，LogicVisio公司副总裁Mukesh Mowji认为：“现有的方法已不适用于千万门级设计，市面的测试仪每个售价已经达到400万～600万美元，而且落后于片上时钟速率。你得分割测试工作以使芯片处理非常复杂的高速任务，测试仪正在更多扮演命令和控制的角色。”

这对于逻辑块(至少对某些逻辑块)是件好事。供应商们承认，异步电路方法还没有得到很好开发，问题更多是时钟、功率刻度和每个人都喜欢的模拟模块之类。Mowji表示，多数供应商认为时钟、电源和专用 I/O单元仍然需要外置测试仪，而一些快速I/O和PLL只需使用智能数字技术而与其它不同。

但模拟是另一回事。 Fluence技术公司通过从模拟模块的输出提出电压直方图，为PLL、DAC和其它普通模块开发出一种BIST技术，该技术与数字测试中的信号分析有关，它假定有故障电路的直方图与正确电路的不同。这的确是个很好的想法，同样重要的是，它可使模拟模块的BIST利用普通扫描接口接收命令并报告结果，这样测试仪就无需模拟能力。由于直方图成型电路置于片上，因此芯片越快数据采样越快，产品推广经理Jon Turino认为，工艺技术无法越过BIST电路的范围。

BIST供应商表示，最大的问题不是技术上的而是设计人员的态度。BIST即使在寄存器转换级上要求的新设计规则再少，它也的确要增加一些新思维方式，门级设计人员不能离开这种思维而进行离线处理，这也是扫描插入经常采用的方式。

BIST结构要在RTL时间内装入，主要任务是让设计项目经理接受对设计成本的要求并考虑采用新方法，不过迄今还没有什么方法能做到。

变化趋势

在测试上的投资回报越来越大，为了应对测试成本上升和BIST技术普及，测试仪器业本身也在变革，老的测试设备生产商和新兴企业都在为大量采用BIST的应用开发新型测试仪。

Synopsys 公司DFT经理David Hsu却认为，新机器提供的只不过是电源、时钟和扫描链连接，但测试仪器供应商表示还有更多改变。Schlumberger公司战略营销经理Rudy Garcia指出：“我们希望新一代测试仪售价能在50万美元以下，而不是现在的300万以上。”但他也看到了另一个关键变化，随着测试仪功能降低，测试仪必须接触芯片的触点数量和对多个芯片进行并行测试的机会将大幅度减少，测试重心正从封装好的芯片转移到晶圆上。

带有BIST功能的测试仪能够一次性在大量裸片上检查扫描链触点、时钟和电源线，并在每个裸片上执行多个BIST序列，在晶圆上完成很多生产测试工作，其节约是显而易见的。

但是问题依然存在，其中之一是如何分析数据。传统扫描和BIST技术收集到输出模板后，或者与参考模板比较或者用它们完成诊断数据，这对反复出现的问题很有用，但随着图形越来越细，故障将不会那么明显。

Garcia警告说：“到0.1微米，我们的问题将真的多起来。桥接缺陷越来越司空见惯，像100kΩ这样无关紧要的桥接缺陷在高速测试时看起来和延迟缺陷一样，旧的那些反复出现的故障和线与故障模型完全不够，更不要提非桥接原因而引起的交流耦合故障。”

Schlumberger用Sematech参考设计收集到的数据表明，对付深亚微米最有力的武器是Iddq。这种技术仔细选择一组模板送到模块输入端，然后测量Idd并与参考值比较，它对发现不同的故障效果非常好。

但是它需要知道非常详尽的电路细节，以便了解失效对电源电流的影响；另外它假设Idd很小足以测量非常细小的变化。Garcia在此告诫道：“漏电流会提高Idd，这使我们查找错误就像大海捞针一样。在DAC会议上已有设计师介绍静态电流大于动态电流的SoC。”

不会有什么奇迹发生，不过可以肯定的是人们对芯片结构测试策略和设计人员(可能还包括在定义要求时参与设计的前端测试设计专家)将有更多认识。JTAG还有很长的路要走。