Mentor Graphics 增加内存模型，创建业内首个完整的UVM SystemVerilog 验证 IP 库

Mentor Graphics 公司(纳斯达克代码：MENT)今日宣布，推出首个完全原生的 UVM SystemVerilog 内存验证 IP 库，该内存验证 IP 库可用于所有常用内存设备、配置和接口。目前,Mentor® 验证 IP (Mentor VIP)可支持 60 多种常用外设接口和总线架构,此次库中又新增了1600多种内存模型。由此，Mentor 成为首个向 ASIC 和 FPGA SoC 设计人员提供完整 UVM SystemVerilog 验证 IP 库的公司，该验证 IP 库可满足各类外设接口、总线协议和内存设备需求。该完整的验证 IP 库采用和行业一致的标准格式，可缩短工程师验证运行所需时间，从而便于工程师将关注重点放在其设计中独一无二而高价值的部分。

新推出的内存库支持包括尖端协议在内的各种内存模型，例如用于 HyperRAM™ 和 HyperFlash™ 内存设备的高带宽、低管脚数目的 HyperBus™ 接口。此外，它还支持所有的动态 RAM 模型，包括 DDR4、低功耗 DDR4、混合存储立方体以及HBM-2(高带宽内存)，和新的 JESD229-2 Wide I/O-2标准。它所涵盖的闪存模型种类齐全，包括 SDIO 4.1、SDCard 4.2、eMMC 5.1、ONFI 4.0、UFS以及串行、Toggle、NAND 和 NOR 闪存。

赛普拉斯半导体公司 (Cypress Semiconductor) 产品与产业生态系统营销副总裁 Jackson Huang 表示，“我们非常高兴 Mentor Graphics 发布其全面的内存验证 IP 模型库，特别是它支持新的 HyperBus 接口，我们开发 HyperBus 接口的目的在于达成不断增长的产品性能目标，并在响应时间更快的同时，兼具功能的全面性。”

验证 IP 旨在通过为常见接口、协议和架构提供可复用构建模块来帮助工程师减少构建测试平台所花费的时间。Mentor 的内存验证 IP 模型库所包含的内存配置软件允许客户根据供应商、协议和元件编号，即时生成快速、计时精确和经过验证的内存模型。此外，Mentor 独有的“运行过程中可重新配置”架构有助于工程师在无需重新编译或重新开始软件仿真的情况下，重新对资源进行二次评估。

“ASIC 和 FPGA 项目团队的大部分人员都已转去研究标准 UVM SystemVerilog 验证方法，但时至今日，仍没能找到可支持原生 UVM 中总线协议、外设接口和内存设备的通用 VIP 库，”Mentor Graphics 设计验证技术部产品营销经理 Mark Olen 表示，“根据我们新推出的内存 VIP 库的最初使用情况来看，不难看出为什么验证 IP 是功能验证市场中增长最快速的子细分市场之一，据电子设计自动化联盟统计，目前该子细分市场的年支出超过 1.1 亿美元。”

Mentor VIP 库可向工程师提供标准 UVM SystemVerilog 元件，这些元件对所有支持的协议采用通用架构。这有助于在同一个验证团队内快速部署多个协议。测试计划、符合性测试、测试序列和协议覆盖范围都作为 SV 和 XML 源代码包含在内，从而使复用、扩展和调试变得简单。Mentor VIP 元件还包含一整套协议检查、错误注入和调试功能。新推出的存储器模型可应用于所有行业标准仿真器。

Mentor VIP 是 Mentor 企业验证平台™ (EVP) 的核心技术。EVP 通过将高级验证技术融合在一个综合性平台中，提高了 ASIC 和 FPGA 的 SoC 功能验证效率。Mentor EVP 集成了 Questa® 高级验证解决方案、Veloce® 模拟平台和 Visualizer™ 调试环境，是全球可访问的、高性能的数据中心资源。Mentor EVP 的全球资源管理功能可为全球的项目团队提供支持，最大限度地提高用户生产率和验证的总投资回报率。