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FPGA设计中的亚稳态及其缓解措施
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FPGA设计中的亚稳态及其缓解措施
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同步与异步复位以及相关的亚稳态状况与设计可靠性
异步复位 相比 同步 复位： 1. 通常情况下（已知复位信号与时钟的关系），最大的缺点在于异步复位导致设计变成了异步时序电路，如果复位信号出现毛刺，将会导致触发器的误动作，影响设计的稳定
