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Verilog HDL设计中只能要用同步而不能用异步时序逻辑的原因
先简单介绍下同步时序和异步时序逻辑，看下他们的异同点。
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ram同步与异步时序
Verilog一例（同步与异步时序） 问题顶层模块有一个50MHz时钟输入（使用testbench实现），一个8位信号输出。有一个容量为90的8位RAM子模块，每个时钟上升沿，RAM根据8位地址线，
先简单介绍下同步时序和异步时序逻辑，看下他们的异同点。
Verilog一例（同步与异步时序） 问题顶层模块有一个50MHz时钟输入（使用testbench实现），一个8位信号输出。有一个容量为90的8位RAM子模块，每个时钟上升沿，RAM根据8位地址线，
