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浮点LMS算法的FPGA实现
浮点LMS算法的FPGA实现
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高速流水线浮点加法器的FPGA实现
本工程设计完全符合IP核设计的规范流程，而且完成了Verilog HDL建模、功能仿真、综合、时序仿真等IP核设计的整个过程，电路功能正确。实际上，本系统在布局布线后，其系统的最高时钟频率可达80MHz。虽然使用浮点数会导致舍入误差，但这种误差很小，可以忽略。实践证明，本工程利用流水线结构，方便地实现了高速、连续、大数据量浮点数的加法运算，而且设计结构合理，性能优异，可以应用在高速信号处理系统中。
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单精度浮点加法器的FPGA实现
摘 要：在FPGA上实现单精度浮点加法器的设计，通过分析实数的IEEE 754表示形式和IEEE 754单精度浮点的存储格式，设计出一种适合在FPGA上实现单精度浮点加法运算的算法处理流程，依据此算法处理流程划分的各个处理模块
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单精度浮点加法器的FPGA实现
摘 要：在FPGA上实现单精度浮点加法器的设计，通过分析实数的IEEE 754表示形式和IEEE 754单精度浮点的存储格式，设计出一种适合在FPGA上实现单精度浮点加法运算的算法处理流程，依据此算法处理流程划分的各个处理模块
