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一种AES密码算法的硬件实现
介绍了一种适用于较小面积应用场合AES密码算法的实现方案。结合该算法的特点，在常规轮变换中提出一种加／解密列混合变换集成化的硬件结构设计，通过选择使用同一个模块，可以实现加密和解密中的线性变换，既整合了部分加／解密硬件结构，又节约了大量的硬件资源。仿真与综合结果表明，加／解密运算模块面积不超过25 000个等效门，有效地减小了硬件实现面积，同时该设计方案也满足实际应用性能的需求。
介绍了一种适用于较小面积应用场合AES密码算法的实现方案。结合该算法的特点，在常规轮变换中提出一种加／解密列混合变换集成化的硬件结构设计，通过选择使用同一个模块，可以实现加密和解密中的线性变换，既整合了部分加／解密硬件结构，又节约了大量的硬件资源。仿真与综合结果表明，加／解密运算模块面积不超过25 000个等效门，有效地减小了硬件实现面积，同时该设计方案也满足实际应用性能的需求。
