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020年伊始，全球半导体先进制程之战已然火花四射。从华为和苹果打响7nm旗舰手机芯片第一枪开始，7nm芯片产品已是百花齐放之势，5nm芯片也将在下半年正式首秀。这些逐渐缩小的芯片
制程数字，正是全球电子产品整体性能不断进化的核心驱动力。
通往更先进制程的道路犹如攀登高峰，极高的技术难度和研发成本将大多数芯片选手拦在半山腰，目前全球唯有台积电、英特尔、三星还在向峰顶冲刺。三星成功研发3nm芯片，台积电3nm芯片晶体管密度达2.5亿/mm²，英特尔官宣制程回归。
在全球备战更先进制程的关键节点，本文围绕晶体管五大关键环节，探讨先进制程冲刺战中的核心技术及玩家格局。
芯片制程描述的是芯片晶体管栅极宽度的大小，纳米数字越小，晶体管密度越大，芯片性能就越高。
各家对制程工艺的命名法则不同，在相同纳米制程下，并不能对各制程技术做直观比较。
比如英特尔10nm的晶体管密度与三星7nm、
台积电7nm
的晶体管密度相当。
从制程进展来看，一边是三星台积电在5nm/3nm等制程上你追我赶，另一边是英特尔循序渐进地走向7nm。
5nm方面，台积电已经拿到苹果和华为的手机芯片订单。三星的5nm制程相对落后，正在与谷歌合作开发Exynos芯片组，将搭载于谷歌的Chrome OS设备、Pixel智能手机甚至中心数据服务器中。
3nm方面，台积电预计2021年开始试生产，2022年开始量产。三星原计划2021年量产3nm工艺，但受当前疫情影响，不量产时间可能会推迟。
为什么挺进先进制程的玩家选手屈指可数呢？主要源于两大门槛：资本和技术。制程工艺的研发和生产成本呈指数上涨，单从资金数目来看，很多中小型晶圆厂就玩不起。
更高的研发和生产
对应的是更难的技术挑战。
每当制程工艺逼近物理极限，
芯片性能天花板就取决于
晶体管结构、光刻、沉积、刻蚀、检测、封装等技术的创新与协同配合
。
晶
体管在芯片中起到开关作用，通过影响相互的状态传递信息。
几十年来，基于平面Planar晶体管芯片一直是市场热销设备。
然而制程技术发展到后期，平面晶体管开始遇到
漏极
源极
间距过近的瓶颈。
3D鳍式场效晶体管（FinFET）成为延续摩尔
定律的革命性技术，为工艺技术创新做出了核心贡献。
2011年，
英特尔转向22nm FinFET。
相比平面晶体
管，FinFET在工艺节点减小时，电压缩放、切换速度和电流密度均显著提升。
FinFET已经历两个工艺世代，台积电5nm FinFET晶体管工艺的芯片也将在下半年问世。
随着深宽比不断拉高，FinFET也逼近了物理极限，为了制造出密度更高的芯片，环绕式栅极晶体管（GAAFET，Gate-All-Ground FET）成为新的技术选择。
不同于FinFET，GAAFET的沟道被栅极包围，沟道电流比FinFET更加顺畅，能进一步改善对电流的控制，从而优化栅极长度的微缩。
三星名为多桥通道FET（MBCFET，Multi-Bridge Channel FET）的
GAA技术，
用纳米片替换纳米线周围的栅极，实现每堆更大的电流。
与现有GAAFET不一样的是，在forksheet FET中，nFET和pFET都集成在同一结构中，间距小并减少密集缩放，
forksheet具有的接触栅极间距均低于Nanosheet 的接触栅极间距。
Complementary FET（CFET）是另一种类型的GAA器件，由两个单独的FET组成，消除了n-p分离的瓶颈，减少电池有效面积。
英特尔的3nm也将采用CFET。
但CFET及相关的晶体管存在散热等问题，需要在各环节更新技术和设备。
雕刻电路图案的核心制造设备是光刻机，它的精度决定了制程的精度。
光刻机的运作原理是
先把设计好的芯片图案印在掩膜上，用激光穿过掩膜和光学镜片，将芯片图案曝光在带有光刻胶涂层的硅片上，
涂层被激光照到之处则溶解，没有被照到之处保持不变，掩膜上的图案就被雕刻到芯片光刻胶涂层上。
目前193nm浸没式光刻是
最成熟、
应用最广
的技术，等
到7nm及更先进的技术节点时，则需要波长更短的极紫外（EUV）光刻技术来实现制程。
Imec和ASML成立了联合研究实验室，专注于3nm节点的元件制造蓝图，
根据ASML年报，他们
将采用high-NA技术
研发下一代极紫外光刻机，产品将有更高的
分辨率、
数值孔径和覆盖能力。
值得一提的是，英特尔与ASML的
光刻机设备的量产时间相吻合，大约在2024年前后。
Imec
重点投入的研发领域包括
光罩的防尘薄膜技术、
光阻技术、
工艺优化。
一方面，更高的光阻剂往往会增加缺陷率，
另一方面，光罩防尘薄膜发展相对缓慢。
为了将微电子器件造的更小，必须把越来越多的电路放进更小的薄膜结构中，与半导体工艺兼容的
刻蚀和
沉积
技术也需要随着提升。
在硅片衬底上生成特定薄膜层的工艺就是
薄膜沉积
，所沉积的薄膜可以是导体、绝缘材料或半导体材料。
刻蚀机根据印上去的图案刻蚀，留下剩余的部分，芯片图案就可以从光刻胶涂层转移到了硅片上。
将材料以单原子膜
形式一层一层的镀在衬底表面就是所谓的
原子层沉积（ALD）技术可将
，
选择性沉积是一种先进的自对准图案化技术，将化学方法与MLD工具结合在一起，可减少流程中的光刻和刻蚀步骤。
从理论上讲，选择性沉积可用于沉积金属或沉积电介
质。
不过目前区域选择性沉积仍存在一定挑战，有待持续研发。
嵌段共聚物视是生产紧密图案化表面的一种方式。嵌段共聚物将性质不同的聚合物链段连在一起，制成一种线型聚合物，得到性能更为优越的聚合物材料。
这种刻蚀技术可以选择性去除MLD层，不会影响到附近的ALD层，精确控制了纳米级材料的几何形状。
芯片进入量产前需要
对芯片进行检测
，就是使用各种系统来查找芯片
的缺陷
。
晶圆检测分为两类：
光学和电子束。
光学检查速度快，但分辨率受限；
电子束检测分辨率更好，但速度偏慢。
因此很多公司均在开发多光束电子束检测系统，最好能以较高的速度发现最不显眼的缺陷。
ASML开发了一种具有9条光束的电子束检测工具。
芯片制造商还使用各种量测系统来测量芯片结构。微距量测扫描式电子显微镜（CD-SEM）进行自上而下的量测，光学CD系统则使用偏振光来表征结构。
被称为临界尺寸小角X射线散射（CD-SAXS）的X射线量测技术
是一种无损量测技术，使用小光束尺寸的可变角度透射散射来量测，
其优点是能提供更高的分辨率，避免了OCD参数相关性问题，且计算更加简单。
但X射线是由R＆D的大型同步加速器存储环产生的，这对晶圆厂来说很不切实际。
CD-SAXS需要紧凑的X射线源，
问题在于X射线源有限且速度慢，影响吞吐量，
其成本也是一个问题
，该技术仍处于概念阶段，X射线强度还将面临挑战。
封装技术能让内存更接近逻辑处理单元，提升
信号传输速率和
互联密度。
传统方法是缩小节点上不同的芯片功能，并将它们封装到一个单片芯片上。
通过封装可以低功耗并增加内存带宽。在
研发先进的封装技术，以增加晶体管速度，从而提高整个系统性能的道路上
，
英特尔主推EMIB工艺，
台积电主推CoWoS工艺，
三星主推FOPLP。
小芯片chipset是
一种
实现异构集成的
新形式，通过在特定空间堆叠多种芯片，实现更快的开发速度和更高的计算力。
台积电采用COWOS封装技术和LIPINCON互连技术，将大型多核设计划分成多个小芯片，实现更高的良率和更好的经济性。
英特尔将不同IP、不同工艺的方案封装在一起，从而省去漫长的再制作过程。
随着
摩尔定律的推进节奏逐渐趋缓，
半导体制程的不断发展，想要
延续摩尔定律的生命力需要技术和设备的创新突破。
半导体行业大约每隔20年，就会有新的危机出现，
20年前，大家一度非常悲观，看不清如何才能将芯片做得更好。
如今半导体行业到了20年周期的危机循环节点，谁都不知道未来半导体行业的创新发展路在何方？
这个问题的答案，也许藏在
5G、AI
等新兴技术里，也许藏在半导体的
新模式、
器件和技术里，半导体行业在不断探索前行。
无论未来谁是创新风暴的引领者，最终受益的都是享用更高性能电子产品的每一个人。
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