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高功率PCB的EMC问题处理策略大全
电磁兼容性(EMC)是一个关键问题，它涉及到保证电子设备在各种环境下正常运作，不受电磁干扰(EMI)的影响，同时也不对其他设备产生干扰。
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verilog语法-浅谈case casez casex
在rtl仿真中，有四种状态，分别是0、1、x(unknown values)和z(high-impedance values)。
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SoC设计入门 - APB协议
上一篇主要讲述了soc的骨架，crossbar互联网路。现在来讲soc的神经末梢，它们依附在骨架上，受和调控制，并将外部信息分享给核心以及其他成员。它是什么呢?
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SoC设计入门 - APB master设计（接口类基础思维）
大家不要以为APB的master和slave很简单，不需要了解。这是大错特错，为什么呢?
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IC设计：ram的应用-使用bitmap实现数据压缩
Bitmap是一种通过位映射来高效存储和查询数据的技术，它在处理大规模数据集时能够有效地节省内存空间。Bitmap技术特别适用于需要对大量数据进行存在性检查的场景，比如用户签到、页面访问等，它可以显著节省内存空间。
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PCIE定位：PCIe需要的debug设计
本文将以PCIe EP用户逻辑举例，描述PCIe可以添加哪些定位手段。如图所示，PCIe IP作为endpoint与RC对接，用户实现了应用逻辑，与PCIe IP进行交互，交互信号中data格式为TLP报文格式，且交互信号包含相应的控制信号，例如PCIe配置空间和IP相干的配置信号。
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IC设计：ram的折叠设计
在IC设计中，我们有时会使用深度很大，位宽很小的ram。例如深度为1024，位宽为4bit的ram。此类的ram有个明显的缺点：形状狭长，不利于布局布线、导致读写接口走线过长，不利于时序收敛。
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PCIe 定位：链路问题定位方法
当PCIe出现链路不稳定时，如何进行进行问题定位。本文描述的场景：EP PCIe 最高速率为gen4模式，ltssm状态机无法持续稳定在L0状态。
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IC设计：clock-gating的综合实现
在ASIC设计中，项目会期望设计将代码写成clk-gating风格，以便于DC综合时将寄存器综合成clk-gating结构，其目的是为了降低翻转功耗。因为当控制信号（vld_in)无效时，使用了clk-gating后的寄存器，其CK（clk）端口一直为0，因此不存在翻转，能够有效降低寄存器的翻转功耗和对应的时钟树的翻转功耗。如下所示：下图左侧是DC综合后的clk -gating结构图，使用了ICG模块进行时钟gating，被gating后的时钟连接到寄存器的CK端。右侧是没有被clk-gating的寄存器结构图。
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verilog语法-使用function提高效率
function的作用返回一个数值，此数值由一串组合逻辑代码计算得到。 那为什么要用function呢?主要有两大原因：
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SoC设计入门 - 建立时间与保持时间
SOC设计人员除了做好自己的设计工作外，还需要和DC等后端(中端)同事进行工作上的交互。
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五步骤设计出符合电磁兼容性的 DC/DC 开关电源
DC/DC开关电源由于其效率高、体积小等优点是现代电子产品设计中不可或缺的一环，其重要性不言而喻。
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达林顿继电器驱动器进行设计时降低 EMI 的 4 个步骤
电磁干扰有传导干扰和辐射干扰两种。传导干扰是指通过导电介质把一个电网络上的信号耦合(干扰)到另一个电网络。
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基于四个MOSFET或“H 桥”驱动的微步步进电机时电流调节
电机线圈如何由四个MOSFET或“H 桥”驱动。由于线圈基本上是一个电感器，因此当 MOSFET 导通并在线圈上产生电压时，线圈电流会增加。
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高速 PCB 设计简介：高速 PCB 设计最佳电路板材料选型
高速设计在信号完整性方面具有更严格的规范。尽管高速信号的布线非常小心以满足这些要求，但必须明白，电路板材料本身是整个信号完整性方程式的一部分。
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