更多

  • 什么是C语言中的宽字符与多字节字符

    C语言原本是在英文环境中设计的，主要的字符集是7位的ASCII码，8位的byte（字节）是最常见的字符编码单位。但是国际化软件必须能够表示不同的字符，而这些字符数量庞大，无法使用一个字节编码。 C95标准化了两种表示

    电子设计自动化
    2018-06-12
    多字 字符 语言

  • XMD软件的调试设计

    XMD(Xilinx Microprocessor Debugger)可以加快软件程序的调试，它可以调试一块实际的硬件板上的程序或在ISS(指令仿真器)上运行的程序｀设计的调试模型如下图所示。 XMD一般不单独运行，而需要与其他工具一起使用(如另

    电子设计自动化
    2018-06-12
    软件 xmd

  • 全局复位及局部复位设计

    随着FPGA设计越来越复杂，芯片内部的时钟域也越来越多，使全局复位已不能够适应FPGA设计的需求，更多的设计趋向于使用局部的复位。本节将会从FPGA内部复位“树”的结构来分析复位的结构。 我们的复位线将会是一个和时

    电子设计自动化
    2018-06-12
    全局 局部

  • CoolRunner

    器件的工作速度利灵活的内部结构往往是设计者在选择器件时非常关心的因素，这些因素完全取决于逻辑器件的内部结构．CPLD的拓扑结构通常是一和“粗颗粒”的总线形式，即由较大逻辑块结构、内部互连总线、输入/输出接口

    电子设计自动化
    2018-06-12
    coolrunner

  • 可编程逻辑器件PLA乘积项阵列

    PLA可编程逻辑阵列的特点是具有可编程的“与”门阵列和“或”门阵列。PAL的可编程阵列逻辑只有“与”门阵列是可编程的，而“或”门阵列是固定的，即不可以编柙 困此PLA结构可以提供更多的共享通道资源，对设计者来说

    电子设计自动化
    2018-06-12
    阵列 可编程 乘积

  • 评估逻辑设计的工作速度

    当采用查找表结构FPGA进行设计时，设计者关心的另一个问题是所设计电路的工作速度和性能估计。尽管综合工具可以对设计进行优化处理，并尽可能地提高设计的性能，但综合工具的优化算法与设计者的参数设置有关。笔者以

    电子设计自动化
    2018-06-12
    速度 工作 逻辑设计

  • 全局时钟缓冲器（BUFG）和第2全局时钟资源

    对于一些高扇出的信号，可以利用没有被使用的全局时钟缓冲器和第2全局时钟资源来改善设计的性能，从而提高器件的工作速度。作为逻辑器件的高性能资源的一部分，应该使其充分发挥作用。在计算Fmax的公式中，实际上我们

    电子设计自动化
    2018-06-12
    全局 时钟 缓冲器

  • 并行逻辑与串行逻辑

    逻辑设计中经常会遇到并行和串行逻辑的概念，并行逻辑通常需要大量的逻辑块输入，如图1所示。采用并行逻辑后，可以减少逻辑的级数，从而改善设计的性能，提高器件工作速度。并行逻辑的速度提高是以器件的资源利用率下

    电子设计自动化
    2018-06-12
    逻辑

  • 复制逻辑以提高器件的工作速度

    复制逻辑的原理类似于复制寄存器，当某个逻辑的输出延迟较大时，可以采用复制逻辑的方式来缩短网线的路径，如图所示。 图 复制逻辑以提高器件的工作速度来源:ks990次

    电子设计自动化
    2018-06-12
    器件 速度 逻辑

  • 在逻辑设计中选择状态机的类型

    在逻辑设计中，经常用到二进制(S1＝001、S2＝010、S3＝011及S4＝100等)、枚举(S1＝100，S2＝110、S3＝101及S4＝111等)和One-Hot(S1＝00000001、S2＝00000010及S3＝00000100等)等类型状态机。二进制和枚举包含了许多组

    电子设计自动化
    2018-06-12
    类型 逻辑设计 状态机

  • 基于FPGA内部的FIFO设计

    在FPGA设计中，内部的FIFO设计是 个不可或缺的内容，其设计的质师会直接影响FPGA的逻辑容量和时序。在Xilinx中的某些高端器件是内置的FIFO控制器，在coregen中可以直接产生这的硬FIFO控制器， 强烈建议能够使用硬的H

    电子设计自动化
    2018-06-12
    FPGA fifo

  • 可编程逻器件应用SRLC 16

    在Xilinx的FPGA中，4输入的查找表可以配置成一个16位的移位寄存器来使用。这对于一些移位寄存器应用很多的场合，可有效地提高资源的利用率，节省逻辑资源。本节将会以4输入的查找表为例，详细介绍SRLC16的应用。对于

    电子设计自动化
    2018-06-12
    器件 可编程 srlc

  • ISE 10.1提供其他Tcl命令

    除了上一节中介绍的Tcl的脚本管理功能之外，通过ISE 10.x工具的Tcl Shell还可以执行几乎所有的综合、布局布线、仿真，以及参数和设计环境设置等操作。以下介绍一些主要命令。 1．工程管理类（project）该类命令的第1

    电子设计自动化
    2018-06-12
    tcl 命令 ise

  • 周期约束分析

    周期〈Period）约束的对象是该时钟所驱动的所有同步元件之间的路径，但是不会覆盖如图1所示的A、B、C和D路径，以及输入引脚到输出引脚〈纯组合逻辑〉、输入引脚到闷步元件、同步元件到输出引脚，还有Clk1到Clk2之间的

    电子设计自动化
    2018-06-12
    周期

  • 输入引脚的建立和保持时间要求

    首先看看对输入引脚的建立和保持时间要求，图1所示的模型给出了一个包含数据和时钟路径的输入电路的例子。图中带方框的相位符号表示路径中可能包含延时或相位调整电路，如IDELAY和DCM等。 图1 包含数据和时钟路径的

    电子设计自动化
    2018-06-12
    引脚 时间
首页 上一页 329 330 331 332 333 334 335 336 337 338 下一页 尾页
发布文章

活动预告

更多

论坛

更多

相关标签

课程视频

更多