回看过去10年的芯片设计

回看那时，工艺技术是180纳米及设计晶体管的平均数在2000万个。一个ASIC平均100万门，而大的设计到1000万门及最大的设计在1亿个门。仅只有很少部分设计从功能上采用嵌入式软件。

验证占整个设计周期的70％时间及仅只有在大的CPU或图像芯片设计中才采用仿真emulation。在2000年EVE的仿真系统能够进行60万门的ASIC，几乎己到极限。

到2010年经济己逐渐复苏，半导体技术己进入32纳米。晶体管的平均数达到2亿个。设计产品的平均规模，一般的是1000万门，大一点是1亿门，最大的ASIC已超过10亿个门。

软件工作量占芯片设计的2/3，及验证仍占整个周期的70%以上。目前仿真器的容量每年翻倍，而不是每18个月或者两年。一个仿真器能够进行10亿个门的ASIC设计，完全能满足摩尔定律的需要，所以仿真技术被广泛用在CPU，图像，无线，数字电视，机顶盒，数字选择通话，摄像机，多功能打印机等设计中。

纵观未来10年，随着SoC产品的盛行，会被广泛的用在图像，视频到处理器，网络和无线中。在可预期的未来 验证仍占整个设计周期的70％。

今天的芯片设计环境，仿真必须用在各种不同应用中，如视频处理，它必须能处理每秒1-15个高清晰图象的帧及数字图象稳定性。嵌入式CPU设计需求有能力立即导入Linux和进行pre-silicon的验证。

无线与手机应用有它自已的要求。仿真能够使设计小组在早期的软件发展中创建一个虚拟的样品环境，及外围/存储应用要求有能力进行每英寸1200点的图象与采用pseudo-random tests能快速进行IP单元的验证。

非常清楚随着设计规模的迅速增长,推动需要很长周期的时序验证来挖出隐藏很深的程序错误(bugs) 。附加的软件内容使得硬件/软件共同验证成为验证过程中的关键。仿真必须要跟踪软件错误的原因，及在硬件中显现出来，硬件的错误在嵌入式软件中可以表现为明显的影响。所以软件的验证必须在磁带产出之前完成。

这样的趋势将继推动快速的仿真需求市场，它能进行10亿次验证周期和邦助在下一个10年中的芯片设计。